CN112152613B - 环形振荡器及时间量测电路 - Google Patents

环形振荡器及时间量测电路 Download PDF

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Abstract

本发明提供一种环形振荡器，包括多个正反器。正反器以环形方式连接。正反器用以依据开始信号开始振荡以产生输出信号，并且依据停止信号停止振荡以停止产生输出信号。当停止信号从第一电平转变为第二电平时，输出信号变为浮接。另外，一种包括上述环形振荡器的时间量测电路亦被提出。

Description

环形振荡器及时间量测电路
技术领域
本发明涉及一种电子电路及量测电路，尤其涉及一种环形振荡器及时间量测电路。
背景技术
图1示出存储器单元(memory cell)及其感测电路的概要示意图。图2示出图1的位线电压的波形示意图。请参考图1及图2，动态随机存取存储器(Dynamic Random AccessMemory，DRAM)的存储器单元110通过位线BLt、BLc连接至感测电路120。感测电路120包括感测放大器SA。位线BLt、BLc在待机(standby)时被充电至电压VBLH，其电平约为电压VBL的一半，且介于电压VBL与系统低电压VSS之间。在存储器单元110被选择之后，在感测时间t1至t2的时间区间，存储器单元110中的充电电荷会流向位线BLt，因此，位线BLt的电压电平会上升。在存储器单元110放电结束之后，例如在t2的时间点，感测电路120会放大(amplify)并感测位线BLt、BLc之间的电压差，以对所述存储器单元110进行存取(access)。
一般而言，可以快速地存取存储器单元对DRAM的设计而言很重要。因此，感测时间t1至t2要尽可能地短以可快速地存取存储器单元，但是感测时间t1至t2也不能过短，因为较长的感测时间t1至t2可以使感测电路120感测到较大的位线电压差，可确保数据判断的正确性。因此，若能够量测感测时间t1至t2的时间长度将有助于过程评估(processevaluation)及电路设计的改善。
发明内容
本发明提供一种环形振荡器及时间量测电路，可准确地量测存储器单元的感测时间。
本发明的环形振荡器包括多个正反器。正反器以环形方式连接。正反器用以依据开始信号开始振荡以产生输出信号，并且依据停止信号停止振荡以停止产生输出信号。当停止信号从第一电平转变为第二电平时，输出信号变为浮接(floating)。
本发明的时间量测电路包括环形振荡器以及计数器电路。环形振荡器用以依据开始信号开始振荡以产生输出信号，并且依据停止信号停止振荡以停止产生输出信号。当停止信号从第一电平转变为第二电平时，输出信号变为浮接。计数器电路耦接至环形振荡器。计数器电路用以接收并计数输出信号，以产生计数值作为一时间量测结果。
基于上述，在本发明的实施例中，当停止信号从第一电平转变为第二电平时，环形振荡器的输出信号变为浮接，可将环形振荡器闩锁(latch)在正确的状态(condition)，因此，时间量测电路可准确地量测存储器单元的感测时间。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1示出本发明一实施例的存储器单元及其感测电路的概要示意图。
图2示出图1实施例的位线电压的波形示意图。
图3示出本发明一实施例的时间量测电路的概要示意图。
图4示出图3实施例的环形振荡器的概要示意图。
图5示出图4实施例的环形振荡器中各信号的波形示意图。
图6示出本发明一实施例的正反器的内部概要示意图。
图7示出本发明另一实施例的正反器的内部概要示意图。
附图标记说明
110：存储器单元
120：感测电路
200：时间量测电路
210：环形振荡器
212_0、212_1、212_2、212_3、212_4、212A、212B：正反器
220：计数器电路
310、410：内部信号产生电路
320、420：数据信号产生电路
A：输入端
BLt、BLc：位线
nr0、nr1、nr2、nr3、nr4：内部信号
Q：第二输出端
q<0>、q<1>、q<2>、q<3>、q<4>：数据信号
S1：开始信号
S2：停止信号
S3：输出信号
S4：时间量测结果
SA：感测放大器
t1：起始时间
t2：结束时间
VBL、VBLH：电压
VDD：系统高电压
VSS：系统低电压
Y：第一输出端
具体实施方式
图3示出本发明一实施例的时间量测电路的概要示意图。请参考图3，本实施例的时间量测电路200包括环形振荡器210及计数器电路220。计数器电路220耦接至环形振荡器210。环形振荡器210用以依据开始信号S1开始振荡以产生输出信号S3，并且输出给计数器电路220。计数器电路220接收并计数输出信号S3，以产生计数值作为时间量测结果S4。接着，环形振荡器210依据停止信号S2停止振荡以停止产生输出信号S3给计数器电路220。计数器电路220因此停止计数。在本实施例中，计数器电路220可由所属技术领域的任一种计数器电路的结构来加以实施，本发明并不加以限制。其实施方式可以由所属技术领域的通常知识获致足够的教示、建议与实施说明。
在本实施例中，时间量测电路200例如适于量测图2的感测时间t1至t2。因此，开始信号S1是对应感测时间t1至t2的起始时间t1来产生，且停止信号S2是对应感测时间t1至t2的结束时间t2来产生。
图4示出图3实施例的环形振荡器的概要示意图。图5示出图4实施例的环形振荡器中各信号的波形示意图。请参考图4及图5，本实施例的环形振荡器210包括多个正反器212_0～212_4。正反器212_0～212_4以环形方式连接，可执行环形振荡器功能，且正反器的数量不用以限定本发明。各正反器包括第一控制端、第二控制端、输入端A、第一输出端Y以及第二输出端Q。在本实施例中，第一正反器212_0的第一控制端耦接至开始信号S1，第二控制端耦接至停止信号S2。多个第二正反器212_1～212_4的第一控制端耦接至系统高电压VDD，第二控制端耦接至停止信号S2。
在本实施例中，各正反器的输入端耦接至其上一级的正反器的第一输出端，各正反器的第一输出端耦接至其下一级的正反器的输入端。举例而言，正反器212_0的输入端A耦接至其上一级的正反器212_4的第一输出端Y，正反器212_0的第一输出端Y耦接至其下一级的正反器212_1的输入端A。各正反器的第一输出端输出内部信号，各正反器的第二输出端输出数据信号。举例而言，正反器212_0、212_1、212_2、212_3、212_4的第一输出端Y分别输出内部信号nr1、nr2、nr3、nr4、nr0，正反器212_0、212_1、212_2、212_3、212_4的第二输出端Q分别输出数据信号q<0>、q<1>、q<2>、q<3>、q<4>。在本实施例中，最后一级正反器所输出的内部信号nr0作为输出信号S3，亦即正反器212_4所输出的内部信号nr0作为输出信号S3。
在图5中，内部信号nr0、nr1、nr2、nr3、nr4的初始值分别为1、1、0、1、0，其中低电平为0，高电平为1。在初始期间，内部信号nr0、nr1都是第二电平(高电平)。当开始信号S1从第一电平(低电平)转变为第二电平(高电平)时，内部信号nr0变为0，环形振荡器210开始振荡。接着，当停止信号S2从第一电平(低电平)转变为第二电平(高电平)时，停止信号S2闩锁住环形振荡器210的状态，且输出信号S3(即内部信号nr0)变为浮接(floating)，以保持在高电平。所述浮接例如是指输出输出信号S3的接点处于浮接状态，或者输出信号S3处于高阻抗(Hi-Z)状态。
在现有技术中，由于环形振荡器的内部信号在接收到停止信号之后会被重置，因此环形振荡器无法立即被暂停，因此，时间量测电路无法准确地量测到存储器单元的感测时间。在本实施例中，当停止信号从第一电平转变为第二电平时，环形振荡器的输出信号变为浮接，可保持在高电平，以将环形振荡器闩锁在正确的状态。因此，时间量测电路可准确地量测存储器单元的感测时间。
图6示出本发明一实施例的正反器的内部概要示意图。请参考图6，本实施例的正反器212A包括内部信号产生电路310及数据信号产生电路320。内部信号产生电路310用以依据开始信号S1及停止信号S2产生内部信号，其中所述内部信号从第一输出端Y输出给下一级的正反器。数据信号产生电路320用以依据停止信号S2产生数据信号，其中所述数据信号从第二输出端Q输出。
图7示出本发明另一实施例的正反器的内部概要示意图。请参考图7，本实施例的正反器212B包括内部信号产生电路410及数据信号产生电路420。内部信号产生电路410用以依据开始信号S1、停止信号S2及反相停止信号S5产生内部信号，其中所述内部信号从第一输出端Y输出给下一级的正反器，且反相停止信号S5是与停止信号S2反相的信号。数据信号产生电路420用以依据停止信号S2产生数据信号，其中所述数据信号从第二输出端Q输出。
综上所述，在本发明的实施例中，当停止信号从第一电平转变为第二电平时，环形振荡器的输出信号变为浮接，可保持在高电平，以将环形振荡器闩锁在正确的状态。因此，时间量测电路可准确地量测存储器单元的感测时间。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (9)

1.一种环形振荡器，包括：
多个正反器，以环形方式连接，用以依据开始信号开始振荡以产生输出信号，并且依据停止信号停止振荡以停止产生所述输出信号，
其中当所述停止信号从第一电平转变为第二电平时，所述输出信号变为浮接，其中各所述正反器包括第一控制端以及第二控制端，
所述多个正反器当中的第一正反器的所述第一控制端耦接至所述开始信号，所述多个正反器当中的所述第一正反器的所述第二控制端耦接至所述停止信号；以及
所述多个正反器当中的多个第二正反器的所述第一控制端耦接至系统高电压，以及所述多个正反器当中的所述多个第二正反器的所述第二控制端耦接至所述停止信号。
2.根据权利要求1所述的环形振荡器，其中各所述正反器还包括输入端、第一输出端以及第二输出端，
各所述正反器的所述输入端耦接至其上一级的正反器的所述第一输出端，各所述正反器的所述第一输出端耦接至其下一级的正反器的所述输入端；以及
各所述正反器的所述第一输出端输出内部信号，各所述正反器的所述第二输出端输出数据信号，以及所述多个正反器当中的最后一级正反器所输出的所述内部信号作为所述输出信号。
3.根据权利要求1所述的环形振荡器，其中各所述正反器包括：
内部信号产生电路，用以依据所述开始信号及所述停止信号产生内部信号，其中所述多个正反器当中的最后一级正反器所输出的所述内部信号作为所述输出信号；以及
数据信号产生电路，耦接至所述内部信号产生电路，用以依据所述停止信号产生数据信号。
4.根据权利要求1所述的环形振荡器，其中各所述正反器包括：
内部信号产生电路，用以依据所述开始信号、所述停止信号及反相停止信号产生内部信号，其中所述多个正反器当中的最后一级正反器所输出的所述内部信号作为所述输出信号；以及
数据信号产生电路，耦接至所述内部信号产生电路，用以依据所述停止信号产生数据信号。
5.一种时间量测电路，包括：
环形振荡器，用以依据开始信号开始振荡以产生输出信号，并且依据停止信号停止振荡以停止产生所述输出信号，其中当所述停止信号从第一电平转变为第二电平时，所述输出信号变为浮接；以及
计数器电路，耦接至所述环形振荡器，用以接收并计数所述输出信号，以产生计数值作为时间量测结果，
其中所述环形振荡器包括：
多个正反器，以环形方式连接，用以依据所述开始信号开始振荡以产生所述输出信号，并且依据所述停止信号停止振荡以停止产生所述输出信号，
其中当所述停止信号从所述第一电平转变为所述第二电平时，所述输出信号变为浮接，
其中各所述正反器包括第一控制端以及第二控制端，
所述多个正反器当中的第一正反器的所述第一控制端耦接至所述开始信号，所述多个正反器当中的所述第一正反器的所述第二控制端耦接至所述停止信号；以及
所述多个正反器当中的多个第二正反器的所述第一控制端耦接至系统高电压，以及所述多个正反器当中的所述多个第二正反器的所述第二控制端耦接至所述停止信号。
6.根据权利要求5所述的时间量测电路，其中所述时间量测电路适于量测感测时间，所述开始信号是对应所述感测时间的起始时间来产生，以及所述停止信号是对应所述感测时间的结束时间来产生。
7.根据权利要求5所述的时间量测电路，其中各所述正反器还包括输入端、第一输出端以及第二输出端，
各所述正反器的所述输入端耦接至其上一级的正反器的所述第一输出端，各所述正反器的所述第一输出端耦接至其下一级的正反器的所述输入端；以及
各所述正反器的所述第一输出端输出内部信号，各所述正反器的所述第二输出端输出数据信号，以及所述多个正反器当中的最后一级正反器所输出的所述内部信号作为所述输出信号。
8.根据权利要求5所述的时间量测电路，其中各所述正反器包括：
内部信号产生电路，用以依据所述开始信号及所述停止信号产生内部信号，其中所述多个正反器当中的最后一级正反器所输出的所述内部信号作为所述输出信号；以及
数据信号产生电路，耦接至所述内部信号产生电路，用以依据所述停止信号产生数据信号。
9.根据权利要求5所述的时间量测电路，其中各所述正反器包括：
内部信号产生电路，用以依据所述开始信号、所述停止信号及反相停止信号产生内部信号，其中所述多个正反器当中的最后一级正反器所输出的所述内部信号作为所述输出信号；以及
数据信号产生电路，耦接至所述内部信号产生电路，用以依据所述停止信号产生数据信号。
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