JPH09231797A - ダイナミック・ランダム・アクセス・メモリにおける試験時間短縮装置及び方法 - Google Patents
ダイナミック・ランダム・アクセス・メモリにおける試験時間短縮装置及び方法Info
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- JPH09231797A JPH09231797A JP8320398A JP32039896A JPH09231797A JP H09231797 A JPH09231797 A JP H09231797A JP 8320398 A JP8320398 A JP 8320398A JP 32039896 A JP32039896 A JP 32039896A JP H09231797 A JPH09231797 A JP H09231797A
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Abstract
(57)【要約】
【課題】 構成を複雑化させることなく、ダイナミック
・ランダム・アクセス・メモリにおけるストレージ・セ
ルのデータ保持時間パラメータを試験する時間を短縮さ
せた試験時間短縮装置及び方法を提供する。 【解決手段】 メモリ・セル動作中に印加される電圧と
比較するときに、ストレージ・セルの構成要素１３、１
４に印加する電圧レベル（又は複数の電圧レベル）を変
化させることにより、センス増幅器９により検出される
ビットライン１、２における電圧差を減少させ、ストレ
ージ・セルにおける電荷の低下によりデータ保持時間を
減少させる。変更した電圧（又は複数の電圧）をストレ
ージ・セル・ビットライン１、２及び／又はストレージ
・セル・ダミー・コンデンサに印加する。
・ランダム・アクセス・メモリにおけるストレージ・セ
ルのデータ保持時間パラメータを試験する時間を短縮さ
せた試験時間短縮装置及び方法を提供する。 【解決手段】 メモリ・セル動作中に印加される電圧と
比較するときに、ストレージ・セルの構成要素１３、１
４に印加する電圧レベル（又は複数の電圧レベル）を変
化させることにより、センス増幅器９により検出される
ビットライン１、２における電圧差を減少させ、ストレ
ージ・セルにおける電荷の低下によりデータ保持時間を
減少させる。変更した電圧（又は複数の電圧）をストレ
ージ・セル・ビットライン１、２及び／又はストレージ
・セル・ダミー・コンデンサに印加する。
Description
【０００１】
【発明が属する技術分野】本発明は、概して集積回路の
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）を試験する方法及び装置に関し、特にこれらのメモ
リ・ユニットを試験するために必要とする時間を短縮さ
せた方法及び装置に関する。このような装置及び関連す
る方法では、メモリのデータ保持時間パラメータを認識
するために必要な時間を減少させるように設定された試
験手順を実行する。
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）を試験する方法及び装置に関し、特にこれらのメモ
リ・ユニットを試験するために必要とする時間を短縮さ
せた方法及び装置に関する。このような装置及び関連す
る方法では、メモリのデータ保持時間パラメータを認識
するために必要な時間を減少させるように設定された試
験手順を実行する。
【０００２】
【従来の技術】各集積回路のメモリ・アレー・デバイス
におけるストレージ・セルの数が増加するに従い、これ
らのデバイスを試験するために必要とする時間も同じよ
うに増加していた。膨大な数のストレージ・セルのため
に、試験手順はこれらの装置の製造における制限要素と
なる恐れがあった。試験手順を迅速にすると共に、専用
の試験装置に対する依存性を低減させるために、試験機
能の少なくとも一部を実行する装置が、メモリ・デバイ
ス基板の１集積部分として付加されている。試験手順
は、この付加的な回路によっても数をますます増大させ
るストレージ・セルの観点において、これらのメモリ・
デバイスの試験に絶えることのない問題を課する。
におけるストレージ・セルの数が増加するに従い、これ
らのデバイスを試験するために必要とする時間も同じよ
うに増加していた。膨大な数のストレージ・セルのため
に、試験手順はこれらの装置の製造における制限要素と
なる恐れがあった。試験手順を迅速にすると共に、専用
の試験装置に対する依存性を低減させるために、試験機
能の少なくとも一部を実行する装置が、メモリ・デバイ
ス基板の１集積部分として付加されている。試験手順
は、この付加的な回路によっても数をますます増大させ
るストレージ・セルの観点において、これらのメモリ・
デバイスの試験に絶えることのない問題を課する。
【０００３】ストレージ・セルに関わる最も時間の掛か
る試験手順は、データ保持時間パラメータの検査であ
る。ＤＲＡＭデバイスにおいて、関連するデバイスによ
りストレージ・セルがアクセス即ち「読み出」されると
きは、論理状態、典型的には「１」の論理状態がストレ
ージ・セル・コンデンサに存在する電荷量により決定さ
れる。しかし、このような基板に対する電荷の漏洩のよ
うな物理的なプロセスのために、蓄積コンデンサに蓄積
した電荷量は連続的に減少している。従って、ある時間
後に、ストレージ・セル・コンデンサの電荷量は、スト
レージ・セルに対するアクセスの際に、論理状態の認識
が不正確となる量にまで減少する。このような電荷量の
劣化を認識するパラメータは、データ保持時間パラメー
タである。実際において、このパラメータは、リフレッ
シュ速度、即ち明確な「１」論理状態の認識を得るため
にストレージ・セル・コンデンサの電荷を更新しなけれ
ばならない速度を決定する。
る試験手順は、データ保持時間パラメータの検査であ
る。ＤＲＡＭデバイスにおいて、関連するデバイスによ
りストレージ・セルがアクセス即ち「読み出」されると
きは、論理状態、典型的には「１」の論理状態がストレ
ージ・セル・コンデンサに存在する電荷量により決定さ
れる。しかし、このような基板に対する電荷の漏洩のよ
うな物理的なプロセスのために、蓄積コンデンサに蓄積
した電荷量は連続的に減少している。従って、ある時間
後に、ストレージ・セル・コンデンサの電荷量は、スト
レージ・セルに対するアクセスの際に、論理状態の認識
が不正確となる量にまで減少する。このような電荷量の
劣化を認識するパラメータは、データ保持時間パラメー
タである。実際において、このパラメータは、リフレッ
シュ速度、即ち明確な「１」論理状態の認識を得るため
にストレージ・セル・コンデンサの電荷を更新しなけれ
ばならない速度を決定する。
【０００４】図１を参照すると、ストレージ・セル及び
関連するデバイスの基本的な構成要素が示されている。
ビットライン導体１は、センス増幅器の第１の端子と、
ｎチャネル電界効果トランジスタ１４の第１のソース・
ドレイン・パス端子と、ｎチャネル電界効果トランジス
タ１５の第１のソース・ドレイン・パス端子と、ｎチャ
ネル電界効果トランジスタ１７の第１のソース・ドレイ
ン・パス端子の第１のソース・ドレイン・パス端子に接
続されている。ビットライン （Bitline ）導体２
は、センス増幅器９の第２端子と、ｎチャネル電界効果
トランジスタ１５の第２のソース・ドレイン・パス端子
と、ｎチャネル電界効果トランジスタ１６の第１のソー
ス・ドレイン・パス端子とに接続されている。ＶREF 発
生器ユニットにより印加される電圧ＶREF を有する導体
３は、トランジスタ１６の第２のソース・ドレイン端子
と、トランジスタ１７の第２のソース・ドレイン端子と
に接続されている。トランジスタ１５、トランジスタ１
６及びトランジスタ１７のゲート端子は、プリチャージ
信号が印加される導体４に接続されている。トランジス
タ１４の第２のソース・ドレイン端子は、ストレージ・
セル・コンデンサ１３を介して接地電位に接続されてい
る。トランジスタ１４のゲートはワードライン導体５に
接続されている。
関連するデバイスの基本的な構成要素が示されている。
ビットライン導体１は、センス増幅器の第１の端子と、
ｎチャネル電界効果トランジスタ１４の第１のソース・
ドレイン・パス端子と、ｎチャネル電界効果トランジス
タ１５の第１のソース・ドレイン・パス端子と、ｎチャ
ネル電界効果トランジスタ１７の第１のソース・ドレイ
ン・パス端子の第１のソース・ドレイン・パス端子に接
続されている。ビットライン （Bitline ）導体２
は、センス増幅器９の第２端子と、ｎチャネル電界効果
トランジスタ１５の第２のソース・ドレイン・パス端子
と、ｎチャネル電界効果トランジスタ１６の第１のソー
ス・ドレイン・パス端子とに接続されている。ＶREF 発
生器ユニットにより印加される電圧ＶREF を有する導体
３は、トランジスタ１６の第２のソース・ドレイン端子
と、トランジスタ１７の第２のソース・ドレイン端子と
に接続されている。トランジスタ１５、トランジスタ１
６及びトランジスタ１７のゲート端子は、プリチャージ
信号が印加される導体４に接続されている。トランジス
タ１４の第２のソース・ドレイン端子は、ストレージ・
セル・コンデンサ１３を介して接地電位に接続されてい
る。トランジスタ１４のゲートはワードライン導体５に
接続されている。
【０００５】
「１」の論理状態は、コンデンサに電圧ＶCCが印加され
たときにストレージ・セル・コンデンサ１３に蓄積され
た電荷により表される。コンデンサ１３に蓄積された論
理状態を決定するために、ビットライン１及びビットラ
イン ２は、トランジスタ１５、トランジスタ１６及び
トランジスタ１７を導通させるプリチャージ信号に応答
して、ＶREF ＝ＶCC／２に等しい電位に充電される。プ
リチャージ信号が除かれ、これによりビットライン１及
びビットライン ２に電荷を蓄積する。ワードライン導
体５上の信号はトランジスタ１４を導通状態にさせる。
従って、ストレージ・セル・コンデンサ１３からの電荷
はビットライン１に印加され、これによってビットライ
ン１とビットライン ２との間に電圧差が発生する。こ
の電圧差は、式：
たときにストレージ・セル・コンデンサ１３に蓄積され
た電荷により表される。コンデンサ１３に蓄積された論
理状態を決定するために、ビットライン１及びビットラ
イン ２は、トランジスタ１５、トランジスタ１６及び
トランジスタ１７を導通させるプリチャージ信号に応答
して、ＶREF ＝ＶCC／２に等しい電位に充電される。プ
リチャージ信号が除かれ、これによりビットライン１及
びビットライン ２に電荷を蓄積する。ワードライン導
体５上の信号はトランジスタ１４を導通状態にさせる。
従って、ストレージ・セル・コンデンサ１３からの電荷
はビットライン１に印加され、これによってビットライ
ン１とビットライン ２との間に電圧差が発生する。こ
の電圧差は、式：
【０００６】
【数１】 により与えられる。
【０００７】ただし、ＣB はビットラインの容量であ
り、かつＣS はストレージ・セル・コンデンサ１３の容
量である。この電圧差はセンス増幅器９に印加され、セ
ンス増幅器９は差信号を増幅して論理レベル出力信号を
供給する。電圧差は１５０ミリボルト程度の値のものが
可能である。
り、かつＣS はストレージ・セル・コンデンサ１３の容
量である。この電圧差はセンス増幅器９に印加され、セ
ンス増幅器９は差信号を増幅して論理レベル出力信号を
供給する。電圧差は１５０ミリボルト程度の値のものが
可能である。
【０００８】以上説明したように、ストレージ・セル・
コンデンサの電荷は時間と共に喪失され得る。図２を参
照すると、時間の関数としてストレージ・コンデンサに
おける電荷のグラフが示されている。ストレージ・セル
のアクセス中にストレージ・セル・コンデンサにおける
電荷を「１」として認識するために必要な電荷量は、グ
ラフ上に表示されている。ｔTESTのデータ保持時間は、
設計されたようにセルの動作を成功させるために必要と
される。良好なストレージ・セル即ちストレージ・セル
の満足すべき動作が得られるストレージ・セルにおい
て、論理「１」状態は、ｔTESTより大きい時間ｔ2 まで
に正しく認識される。不良ストレージ・セルはｔTESTで
論理状態の正確な認識が得られず、ストレージ・セル・
コンデンサにおける電荷はｔ1 （これはｔTESTより小さ
い）で検出可能な電圧レベル以下に低下する。通常、時
間ｔTESTはストレージ・セルについてのリフレッシュ動
作間の期間より長くなる。
コンデンサの電荷は時間と共に喪失され得る。図２を参
照すると、時間の関数としてストレージ・コンデンサに
おける電荷のグラフが示されている。ストレージ・セル
のアクセス中にストレージ・セル・コンデンサにおける
電荷を「１」として認識するために必要な電荷量は、グ
ラフ上に表示されている。ｔTESTのデータ保持時間は、
設計されたようにセルの動作を成功させるために必要と
される。良好なストレージ・セル即ちストレージ・セル
の満足すべき動作が得られるストレージ・セルにおい
て、論理「１」状態は、ｔTESTより大きい時間ｔ2 まで
に正しく認識される。不良ストレージ・セルはｔTESTで
論理状態の正確な認識が得られず、ストレージ・セル・
コンデンサにおける電荷はｔ1 （これはｔTESTより小さ
い）で検出可能な電圧レベル以下に低下する。通常、時
間ｔTESTはストレージ・セルについてのリフレッシュ動
作間の期間より長くなる。
【０００９】通常、セルが満足すべき動作をするか否か
を判断するために、セルのアクセスは時間ｔTESTでのみ
発生する必要がある。従って、時間ｔTESTは、試験手順
においてデータ保持時間パラメータ測定に過度の時間負
荷を課してしまう限界となる。このパラメータ決定を迅
速化させる試みは、これまで不満足なものであった。例
えば、デバイスの温度を上昇させる恐れがあり、従って
予測可能な形式によりストレージ・セルの電荷の劣化を
加速させる。しかし、温度の変化も関連する回路に影響
して、試験手順の有用さと妥協することにもなり得る。
を判断するために、セルのアクセスは時間ｔTESTでのみ
発生する必要がある。従って、時間ｔTESTは、試験手順
においてデータ保持時間パラメータ測定に過度の時間負
荷を課してしまう限界となる。このパラメータ決定を迅
速化させる試みは、これまで不満足なものであった。例
えば、デバイスの温度を上昇させる恐れがあり、従って
予測可能な形式によりストレージ・セルの電荷の劣化を
加速させる。しかし、温度の変化も関連する回路に影響
して、試験手順の有用さと妥協することにもなり得る。
【００１０】従って、他のパラメータとの相互依存によ
って複雑化されることなくストレージ・セルのデータ保
持時間パラメータを試験する時間を短縮させるデバイス
及び関連する技術に対する要求があった。
って複雑化されることなくストレージ・セルのデータ保
持時間パラメータを試験する時間を短縮させるデバイス
及び関連する技術に対する要求があった。
【００１１】
【課題を解決するための手段】前述した機能及び他の機
能は、本発明により、センス増幅器により検知されるビ
ットライン対間の電圧差を変更することによって達成さ
れる。ビットライン間の電圧差を減少させることによ
り、ストレージ・セル・コンデンサにおける電荷の減衰
は、典型的なビットライン対の電圧差が存在するときに
発生するものよりも、「１」の論理状態を検出できなく
なる値に速く到達させる。データ保持時間の短縮は、低
減した電圧レベルに関するデータ保持時間が典型的な動
作電圧レベルに関するデータ保持時間に直接関連され得
るということと組み合わせて、試験手順に対する時間を
大幅に短縮可能にさせる。この試験手順において印加す
る電圧を変更できる構成要素には、複数のビットライン
及び複数のダミー・ストレージ・セル・コンデンサと共
に、これらの構成要素の組み合わせが含まれる。
能は、本発明により、センス増幅器により検知されるビ
ットライン対間の電圧差を変更することによって達成さ
れる。ビットライン間の電圧差を減少させることによ
り、ストレージ・セル・コンデンサにおける電荷の減衰
は、典型的なビットライン対の電圧差が存在するときに
発生するものよりも、「１」の論理状態を検出できなく
なる値に速く到達させる。データ保持時間の短縮は、低
減した電圧レベルに関するデータ保持時間が典型的な動
作電圧レベルに関するデータ保持時間に直接関連され得
るということと組み合わせて、試験手順に対する時間を
大幅に短縮可能にさせる。この試験手順において印加す
る電圧を変更できる構成要素には、複数のビットライン
及び複数のダミー・ストレージ・セル・コンデンサと共
に、これらの構成要素の組み合わせが含まれる。
【００１２】本発明のこれらの機能及び他の機能は、図
面と関連して明細書を読むことにより理解される。
面と関連して明細書を読むことにより理解される。
【００１３】
【発明の実施の形態】図１及び図２は従来技術に関連し
て説明されている。
て説明されている。
【００１４】図３を参照すると、本発明によるデータ保
持時間パラメータを迅速に測定する装置が示されてい
る。図１に関連して説明した構成要素に加えて、ストレ
ージ・セルは、ＶREF 発生器ユニット３０の出力をＶ
REF 導体３に接続する通過ゲート３２を含む。外部Ｖ
REF 端子は通過ゲート３１を介して導体３に接続されて
いる。ＶREF 発生器ユニット３０又は外部ＶREF 入力信
号は、通過ゲート３１のｐチャネル・ゲート端子と、通
過ゲート３２のｎチャネル・ゲート端子とに印加される
試験信号の状態に従って、ＶREF 導体に接続され、かつ
反転増幅器３３を介して通過ゲート３１のｎチャネル・
ゲート端子と、通過ゲート３２のｐチャネル・ゲート端
子とに印加される。試験信号の状態により、外部ＶREF
信号か、又はＶ REF 発生器ユニット３０からのＶREF が
ビットライン対に印加されて充電しているか否かを判断
する。従って、この装置は、ビットラインと、ＶREF 発
生器ユニット３０からＶCC／２のビットライン電圧、即
ちストレージ・セル・コンデンサ両端の電圧の１／２の
ビットライン電圧を供給する代わりに、ビットライン導
体及びビットライン−導体が試験手順中に外部ＶREF か
ら印加される電圧ＶCC／２＋ＶX を有することを除き、
図１のものと同様である。ビットライン電圧及びビット
ライン 電圧が高ければ、荷電されたストレージ・セル
・コンデンサがビットライン１に電気的に接続されたと
きに、ビットライン間の差の減少に帰結する。この電圧
差が減少されたために、ストレージ・セル・コンデンサ
における「１」論理状態の認識は、ストレージ・セル・
コンデンサの荷電損失に対してより敏感となる。ビット
ラインのプリチャージ電圧におけるこのような変化に起
因するビットライン電圧における差は、式：
持時間パラメータを迅速に測定する装置が示されてい
る。図１に関連して説明した構成要素に加えて、ストレ
ージ・セルは、ＶREF 発生器ユニット３０の出力をＶ
REF 導体３に接続する通過ゲート３２を含む。外部Ｖ
REF 端子は通過ゲート３１を介して導体３に接続されて
いる。ＶREF 発生器ユニット３０又は外部ＶREF 入力信
号は、通過ゲート３１のｐチャネル・ゲート端子と、通
過ゲート３２のｎチャネル・ゲート端子とに印加される
試験信号の状態に従って、ＶREF 導体に接続され、かつ
反転増幅器３３を介して通過ゲート３１のｎチャネル・
ゲート端子と、通過ゲート３２のｐチャネル・ゲート端
子とに印加される。試験信号の状態により、外部ＶREF
信号か、又はＶ REF 発生器ユニット３０からのＶREF が
ビットライン対に印加されて充電しているか否かを判断
する。従って、この装置は、ビットラインと、ＶREF 発
生器ユニット３０からＶCC／２のビットライン電圧、即
ちストレージ・セル・コンデンサ両端の電圧の１／２の
ビットライン電圧を供給する代わりに、ビットライン導
体及びビットライン−導体が試験手順中に外部ＶREF か
ら印加される電圧ＶCC／２＋ＶX を有することを除き、
図１のものと同様である。ビットライン電圧及びビット
ライン 電圧が高ければ、荷電されたストレージ・セル
・コンデンサがビットライン１に電気的に接続されたと
きに、ビットライン間の差の減少に帰結する。この電圧
差が減少されたために、ストレージ・セル・コンデンサ
における「１」論理状態の認識は、ストレージ・セル・
コンデンサの荷電損失に対してより敏感となる。ビット
ラインのプリチャージ電圧におけるこのような変化に起
因するビットライン電圧における差は、式：
【００１５】
【数２】 により与えられる。
【００１６】図４に示すように、ビットライン電圧対の
差における減少は、ストレージ・コンデンサにおける電
荷の損失に対する感度の増大に帰結する。このように感
度が増大した結果、ストレージ・セル・コンデンサにお
ける「１」の論理状態の時間が良好なストレージ・セル
・コンデンサと不良ストレージ・セル・コンデンサとの
両方について短縮される。正しい「１」の論理状態識別
の領域を離れる良好なセルに対する時間は、ｔ2 からｔ
2 ’へ減少され、一方この領域を離れる不良セルに対す
る時間はｔ1 からｔ1 ’に減少する。同様に、データ保
持時間パラメータの検査時間はｔ試験からｔ’試験に減
少する。
差における減少は、ストレージ・コンデンサにおける電
荷の損失に対する感度の増大に帰結する。このように感
度が増大した結果、ストレージ・セル・コンデンサにお
ける「１」の論理状態の時間が良好なストレージ・セル
・コンデンサと不良ストレージ・セル・コンデンサとの
両方について短縮される。正しい「１」の論理状態識別
の領域を離れる良好なセルに対する時間は、ｔ2 からｔ
2 ’へ減少され、一方この領域を離れる不良セルに対す
る時間はｔ1 からｔ1 ’に減少する。同様に、データ保
持時間パラメータの検査時間はｔ試験からｔ’試験に減
少する。
【００１７】図５を参照すると、ダミー・コンデンサを
含むメモリ・セルの概略図が示されている。メモリ・セ
ルは、ビットライン導体１、ビットライン 導体２、Ｖ
REF発生器ユニット３０、プリチャージ導体５により制
御されているトランジスタ１５、１６及び１７、ビット
ライン１にトランジスタ１４を介して接続されたストレ
ージ・コンデンサ１３、トランジスタ１４のゲートに接
続されたワードライン導体５、及び図１のストレージ・
セルと同一のビットライン対に接続されたセンス増幅器
ユニット９を含む。ビットライン１には、ｎチャネル電
界効果トランジスタ６８の第１のドレイン端子が接続さ
れている。トランジスタ６８の第２のソース・ドレイン
端子はダミー・コンデンサ６６を介して接地電位に接続
され、かつｎチャネル電界効果トランジスタ６９のソー
ス・ドレイン・パスを介してＶDCR 導体７４に接続され
ている。トランジスタ６８のゲートはダミー・ワードラ
イン 導体７１に接続されている。ｎチャネル電界効果
トランジスタ６２はビットライン ２に接続された第１
のソース・ドレイン端子を有する。トランジスタ６２の
第２のソース・ドレイン端子はダミー・コンデンサ６５
を介して接地電位に接続され、かつｎチャネル電界効果
トランジスタ６１のソース・ドレイン・パスを介してＶ
DCR 導体７４に接続されている。トランジスタ６２のゲ
ート端子はダミー・ワードライン導体７２に接続されて
いる。トランジスタ６１及び６９のゲート端子はプリチ
ャージ導体７３に接続されている。ＶDCR 発生器ユニッ
ト６０は通過ゲート８１を介してＶDCR 導体７４に接続
されている。外部ＶDCR 端子は通過ゲート８２を介して
ＶDCR 導体７４に接続されている。試験信号は通過ゲー
ト８２のｎチャネル制御端子と、通過ゲート８１のｐチ
ャネル制御端子とに印加され、かつ反転増幅器８３を介
して通過ゲート８１のｎチャネル制御端子と通過ゲート
８２のｐチャネル制御端子とに印加される。ダミー・コ
ンデンサに蓄積された電圧ＶDCR がＶDCR ＋ＶX に増加
すると、ビットライン対電圧における差は、式：
含むメモリ・セルの概略図が示されている。メモリ・セ
ルは、ビットライン導体１、ビットライン 導体２、Ｖ
REF発生器ユニット３０、プリチャージ導体５により制
御されているトランジスタ１５、１６及び１７、ビット
ライン１にトランジスタ１４を介して接続されたストレ
ージ・コンデンサ１３、トランジスタ１４のゲートに接
続されたワードライン導体５、及び図１のストレージ・
セルと同一のビットライン対に接続されたセンス増幅器
ユニット９を含む。ビットライン１には、ｎチャネル電
界効果トランジスタ６８の第１のドレイン端子が接続さ
れている。トランジスタ６８の第２のソース・ドレイン
端子はダミー・コンデンサ６６を介して接地電位に接続
され、かつｎチャネル電界効果トランジスタ６９のソー
ス・ドレイン・パスを介してＶDCR 導体７４に接続され
ている。トランジスタ６８のゲートはダミー・ワードラ
イン 導体７１に接続されている。ｎチャネル電界効果
トランジスタ６２はビットライン ２に接続された第１
のソース・ドレイン端子を有する。トランジスタ６２の
第２のソース・ドレイン端子はダミー・コンデンサ６５
を介して接地電位に接続され、かつｎチャネル電界効果
トランジスタ６１のソース・ドレイン・パスを介してＶ
DCR 導体７４に接続されている。トランジスタ６２のゲ
ート端子はダミー・ワードライン導体７２に接続されて
いる。トランジスタ６１及び６９のゲート端子はプリチ
ャージ導体７３に接続されている。ＶDCR 発生器ユニッ
ト６０は通過ゲート８１を介してＶDCR 導体７４に接続
されている。外部ＶDCR 端子は通過ゲート８２を介して
ＶDCR 導体７４に接続されている。試験信号は通過ゲー
ト８２のｎチャネル制御端子と、通過ゲート８１のｐチ
ャネル制御端子とに印加され、かつ反転増幅器８３を介
して通過ゲート８１のｎチャネル制御端子と通過ゲート
８２のｐチャネル制御端子とに印加される。ダミー・コ
ンデンサに蓄積された電圧ＶDCR がＶDCR ＋ＶX に増加
すると、ビットライン対電圧における差は、式：
【００１８】
【数３】
【００１９】により表される。ただし、ＣB はビットラ
インのコンデンサであり、ＣS はストレージ・セル・コ
ンデンサ１３の容量であり、かつＣDCR （＝ＣS ）はダ
ミー・ストレージ・セル・コンデンサの容量である。従
って、ダミー・コンデンサにおける電圧を増加させるこ
とにより、ビットライン対の電圧における差が減少し、
かつデータ保持時間の決定を迅速にすることができる。
インのコンデンサであり、ＣS はストレージ・セル・コ
ンデンサ１３の容量であり、かつＣDCR （＝ＣS ）はダ
ミー・ストレージ・セル・コンデンサの容量である。従
って、ダミー・コンデンサにおける電圧を増加させるこ
とにより、ビットライン対の電圧における差が減少し、
かつデータ保持時間の決定を迅速にすることができる。
【００２０】好ましい実施例（又は複数の実施例）の動
作 図３及び図４を再び参照すると、それぞれの実施例にお
いて、通常のストレージ・セル動作に比較し、ストレー
ジ・セルの複数構成要素のうちの一つにおける電圧を変
化させる装置が提供されている。読み出し動作中のアク
セスにより、ストレージ・セル構成要素のうちの一つに
印加された電圧が変化するために、センス増幅器により
検知される、ビットラインから見た電圧差が減少する。
ビットライン間の電圧差が減少すると、ストレージ・セ
ル・コンデンサに蓄積される電荷に対する読み出し動作
をより敏感にする。従って、センス増幅器によって蓄積
された「１」の論理状態を検出しなくなるまでに、スト
レージ・セル・コンデンサに最初に蓄積された電荷の漏
洩はより小さい必要がある。ビットライン対間の電圧差
が減少している状態では、データ保持時間試験を得るの
に必要とする時間は短い。不十分なストレージ・セル
は、遥かに短い時間で識別される。
作 図３及び図４を再び参照すると、それぞれの実施例にお
いて、通常のストレージ・セル動作に比較し、ストレー
ジ・セルの複数構成要素のうちの一つにおける電圧を変
化させる装置が提供されている。読み出し動作中のアク
セスにより、ストレージ・セル構成要素のうちの一つに
印加された電圧が変化するために、センス増幅器により
検知される、ビットラインから見た電圧差が減少する。
ビットライン間の電圧差が減少すると、ストレージ・セ
ル・コンデンサに蓄積される電荷に対する読み出し動作
をより敏感にする。従って、センス増幅器によって蓄積
された「１」の論理状態を検出しなくなるまでに、スト
レージ・セル・コンデンサに最初に蓄積された電荷の漏
洩はより小さい必要がある。ビットライン対間の電圧差
が減少している状態では、データ保持時間試験を得るの
に必要とする時間は短い。不十分なストレージ・セル
は、遥かに短い時間で識別される。
【００２１】図５及びストレージ・セルにダミー・コン
デンサを用いている構成を再び参照すると、当該技術分
野に習熟する者には、第２のストレージ・セル・コンデ
ンサ６３と共に、関連するトランジスタ６４及びワード
ライン導体８９は、本発明の動作に影響させることな
く、存在し得ることが明らかである。更に、内部発生器
ユニットに、試験信号に応答して第２の電圧を供給する
構成要素が含まれていてもよいことは明らかである。電
圧発生器ユニットはセンス増幅器の一部分として含まれ
ていてもよい。
デンサを用いている構成を再び参照すると、当該技術分
野に習熟する者には、第２のストレージ・セル・コンデ
ンサ６３と共に、関連するトランジスタ６４及びワード
ライン導体８９は、本発明の動作に影響させることな
く、存在し得ることが明らかである。更に、内部発生器
ユニットに、試験信号に応答して第２の電圧を供給する
構成要素が含まれていてもよいことは明らかである。電
圧発生器ユニットはセンス増幅器の一部分として含まれ
ていてもよい。
【００２２】好ましい実施例を詳細に参照して本発明を
説明したが、本発明から逸脱することなく、種々の変更
を行っても、また好ましい実施例の複数要素を同等物に
より置換してもよいことは、当該技術分野に習熟する者
が理解すべきことである。例えば、典型的な読み出し動
作と比較する試験手順中において、あるストレージ・セ
ルにおける一つの構成要素に関する電圧を変更して本発
明を説明したが、本発明の範囲から逸脱することなく、
１以上の構成要素における電圧を変更することができる
ことは、明らかである。更に、本発明の本質的な教えか
ら逸脱することなく、特定の置換及び材料を適応させる
ために多くの変更を行うことができる。
説明したが、本発明から逸脱することなく、種々の変更
を行っても、また好ましい実施例の複数要素を同等物に
より置換してもよいことは、当該技術分野に習熟する者
が理解すべきことである。例えば、典型的な読み出し動
作と比較する試験手順中において、あるストレージ・セ
ルにおける一つの構成要素に関する電圧を変更して本発
明を説明したが、本発明の範囲から逸脱することなく、
１以上の構成要素における電圧を変更することができる
ことは、明らかである。更に、本発明の本質的な教えか
ら逸脱することなく、特定の置換及び材料を適応させる
ために多くの変更を行うことができる。
【００２３】以上の説明から明らかなように、本発明の
一定の構成は説明した実施例の特定の詳細に限定され
ず、従って当該技術分野に習熟する者にとって他の変形
及び適用が想起されることを意図している。このため
に、特許請求の範囲は、本発明の精神及び範囲から逸脱
することなく、全ての変形及び適用を含むべきことを意
図している。
一定の構成は説明した実施例の特定の詳細に限定され
ず、従って当該技術分野に習熟する者にとって他の変形
及び適用が想起されることを意図している。このため
に、特許請求の範囲は、本発明の精神及び範囲から逸脱
することなく、全ての変形及び適用を含むべきことを意
図している。
【００２４】以上の項に関して更に以下の項を開示す
る。
る。
【００２５】（１） ダイナミック・ランダム・アクセ
ス・メモリ・ユニットのストレージ・セルにおけるデー
タ保持時間パラメータを測定するために必要とされる時
間を短縮する方法において、前記ストレージ・セルの動
作中に少なくとも一つのメンバーのストレージ・セルに
対して第１の電圧を印加するステップと、前記ストレー
ジ・セルの動作中に少なくとも前記一つのメンバーのス
トレージ・セルに対して第２の電圧を印加するステップ
であって、前記第１の電圧と前記第２の電圧との間の差
がストレージ・セル読み出し動作中における前記ビット
ライン間の電圧差を低減させることに帰結するステップ
とを含む前記方法。
ス・メモリ・ユニットのストレージ・セルにおけるデー
タ保持時間パラメータを測定するために必要とされる時
間を短縮する方法において、前記ストレージ・セルの動
作中に少なくとも一つのメンバーのストレージ・セルに
対して第１の電圧を印加するステップと、前記ストレー
ジ・セルの動作中に少なくとも前記一つのメンバーのス
トレージ・セルに対して第２の電圧を印加するステップ
であって、前記第１の電圧と前記第２の電圧との間の差
がストレージ・セル読み出し動作中における前記ビット
ライン間の電圧差を低減させることに帰結するステップ
とを含む前記方法。
【００２６】（２） 前記少なくとも一つの構成要素は
複数のダミー・コンデンサを含む第１項記載の方法。
複数のダミー・コンデンサを含む第１項記載の方法。
【００２７】（３） 前記少なくとも一つの構成要素は
複数のビットライン・ラインを含む第１項記載の方法。
複数のビットライン・ラインを含む第１項記載の方法。
【００２８】（４） ダイナミック・ランダム・アクセ
ス・メモリにおけるストレージ・セルにおいて、センス
増幅器と、前記センス増幅器に接続された第１及び第２
のビットラインであって、前記センス増幅器は前記第１
のビットラインと前記第２のビットラインとの間におけ
る電圧の差を増幅するものである前記第１及び第２のビ
ットラインと、電荷を蓄積するストレージ・セル・コン
デンサと、前記ストレージ・セル・コンデンサをビット
ラインに制御可能に接続するスイッチング手段と、前記
ストレージ・セルの動作中に第１の電位に前記第１及び
第２のビットラインを荷電させる電圧発生器であって、
前記ストレージ・セルの試験中に前記第１及び第２のビ
ットラインを第２の電位に荷電させる前記電圧発生器と
を含む前記ストレージ・セル。
ス・メモリにおけるストレージ・セルにおいて、センス
増幅器と、前記センス増幅器に接続された第１及び第２
のビットラインであって、前記センス増幅器は前記第１
のビットラインと前記第２のビットラインとの間におけ
る電圧の差を増幅するものである前記第１及び第２のビ
ットラインと、電荷を蓄積するストレージ・セル・コン
デンサと、前記ストレージ・セル・コンデンサをビット
ラインに制御可能に接続するスイッチング手段と、前記
ストレージ・セルの動作中に第１の電位に前記第１及び
第２のビットラインを荷電させる電圧発生器であって、
前記ストレージ・セルの試験中に前記第１及び第２のビ
ットラインを第２の電位に荷電させる前記電圧発生器と
を含む前記ストレージ・セル。
【００２９】（５） 前記電圧源は前記センス増幅器を
含む第４項記載のストレージ・セル。
含む第４項記載のストレージ・セル。
【００３０】（６） 前記電圧発生器は試験信号に応答
して前記第２の電圧を発生する第４項記載のストレージ
・セル。
して前記第２の電圧を発生する第４項記載のストレージ
・セル。
【００３１】（７） 前記電圧発生器は外部電圧、内部
電圧発生器及びスイッチを含む第４項記載のストレージ
・セル。
電圧発生器及びスイッチを含む第４項記載のストレージ
・セル。
【００３２】（８） ストレージ・セルを試験する装置
において、センス増幅器ユニットと、前記センス増幅器
ユニットに接続されたビットライン対と、前記ビットラ
イン対の第１のビットラインに接続されたストレージ・
コンデンサと、読み出し動作中に前記ストレージ・コン
デンサが前記第１のビットラインに接続されるときに前
記ビットライン対間における第１の電圧差を供給する電
圧手段であって、試験手順中に前記ストレージ・セルが
前記第１のビットラインに接続されるときに前記ビット
ライン対間における第２の電圧差を供給する前記電圧手
段とを備えた装置。
において、センス増幅器ユニットと、前記センス増幅器
ユニットに接続されたビットライン対と、前記ビットラ
イン対の第１のビットラインに接続されたストレージ・
コンデンサと、読み出し動作中に前記ストレージ・コン
デンサが前記第１のビットラインに接続されるときに前
記ビットライン対間における第１の電圧差を供給する電
圧手段であって、試験手順中に前記ストレージ・セルが
前記第１のビットラインに接続されるときに前記ビット
ライン対間における第２の電圧差を供給する前記電圧手
段とを備えた装置。
【００３３】（９） 前記電圧手段は前記センス増幅器
ユニットに含まれている第８項記載の装置。
ユニットに含まれている第８項記載の装置。
【００３４】（１０） 前記電圧手段は外部電圧、電圧
発生器及びスイッチを含む第８項記載の装置。
発生器及びスイッチを含む第８項記載の装置。
【００３５】（１１） 前記電圧手段は試験信号に応答
して前記第２の電圧を発生する電圧手段を含む第８項記
載の装置。
して前記第２の電圧を発生する電圧手段を含む第８項記
載の装置。
【００３６】（１２） ダイナミック・ランダム・アク
セス・メモリにおけるストレージ・セルにおいて、セン
ス増幅器と、前記センス増幅器に接続された第１及び第
２のビットラインであって、前記センス増幅器は前記第
１のビットラインと前記第２のビットラインとの間にお
ける電圧の差を増幅するものである前記第１及び第２の
ビットラインと、前記第１のビットライン及び前記第２
のビットラインの両者に接続されたダミー・コンデンサ
と、電荷を蓄積するストレージ・セル・コンデンサと、
前記ストレージ・セル・コンデンサをビットラインに制
御可能に接続するスイッチング手段と、前記ストレージ
・セルの動作中に前記ダミー・コンデンサを第１の電位
に荷電させる電圧発生器であって、前記ストレージ・セ
ルの試験中に前記ダミー・コンデンサを第２の電位に荷
電させる前記電圧発生器とを備えたストレージ・セル。
セス・メモリにおけるストレージ・セルにおいて、セン
ス増幅器と、前記センス増幅器に接続された第１及び第
２のビットラインであって、前記センス増幅器は前記第
１のビットラインと前記第２のビットラインとの間にお
ける電圧の差を増幅するものである前記第１及び第２の
ビットラインと、前記第１のビットライン及び前記第２
のビットラインの両者に接続されたダミー・コンデンサ
と、電荷を蓄積するストレージ・セル・コンデンサと、
前記ストレージ・セル・コンデンサをビットラインに制
御可能に接続するスイッチング手段と、前記ストレージ
・セルの動作中に前記ダミー・コンデンサを第１の電位
に荷電させる電圧発生器であって、前記ストレージ・セ
ルの試験中に前記ダミー・コンデンサを第２の電位に荷
電させる前記電圧発生器とを備えたストレージ・セル。
【００３７】（１３） ダイナミック・ランダム・アク
セス・メモリ・デバイスにおいて、典型的なメモリ・セ
ル動作中に印加される電圧と比較するときに、ストレー
ジ・セルの構成要素１３、１４に印加する電圧レベル
（又は複数の電圧レベル）を変化させることにより、メ
モリ・セル・データ保持時間試験手順の実施に必要とさ
れる時間を減少させることができる。構成要素１３、１
４に印加する電圧（又は複数の電圧）を変化させること
により、センス増幅器９により検出されたビットライン
１、２における差が減少する。ビットラインの電圧差が
減少したために、ストレージ・セルにおける電荷の低下
がデータ保持時間を減少させる。データ保持時間は典型
的なメモリ・セル動作に関連する形式により減少され
る。変更した電圧（又は複数の電圧）をストレージ・セ
ル・ビットライン１、２及び／又はストレージ・セル・
ダミー・コンデンサに印加することができる。
セス・メモリ・デバイスにおいて、典型的なメモリ・セ
ル動作中に印加される電圧と比較するときに、ストレー
ジ・セルの構成要素１３、１４に印加する電圧レベル
（又は複数の電圧レベル）を変化させることにより、メ
モリ・セル・データ保持時間試験手順の実施に必要とさ
れる時間を減少させることができる。構成要素１３、１
４に印加する電圧（又は複数の電圧）を変化させること
により、センス増幅器９により検出されたビットライン
１、２における差が減少する。ビットラインの電圧差が
減少したために、ストレージ・セルにおける電荷の低下
がデータ保持時間を減少させる。データ保持時間は典型
的なメモリ・セル動作に関連する形式により減少され
る。変更した電圧（又は複数の電圧）をストレージ・セ
ル・ビットライン１、２及び／又はストレージ・セル・
ダミー・コンデンサに印加することができる。
【図１】典型的なストレージ・セル・コンデンサの概要
回路図。
回路図。
【図２】使用可能なストレージ・セルと使用できないス
トレージ・セルとの間の差を時間の関数として示すグラ
フ。
トレージ・セルとの間の差を時間の関数として示すグラ
フ。
【図３】本発明による図１の装置の迅速化したデータ保
持時間パラメータ測定値を得る装置の概要回路図。
持時間パラメータ測定値を得る装置の概要回路図。
【図４】試験手順中に電圧を変更することにより、どの
ようにしてデータ保持時間パラメータを迅速な形式によ
り検査できるのかを示すグラフ。
ようにしてデータ保持時間パラメータを迅速な形式によ
り検査できるのかを示すグラフ。
【図５】ダミー・コンデンサに適当な電圧を印加するこ
とにより、ダミー・コンデンサを有するストレージ・セ
ルにおけるデータ保持時間パラメータの迅速化した検査
をする装置の概要回路図。
とにより、ダミー・コンデンサを有するストレージ・セ
ルにおけるデータ保持時間パラメータの迅速化した検査
をする装置の概要回路図。
１，２ ビットライン ９ センス増幅器 １３ ストレージ・セル・コンデンサ １４，１５，１６、６１，６２，６４，６８，６９ ｎ
チャネル電界効果トランジスタ ３０ ＶREF 発生器ユニット ３１，３３、８１，８２ 通過ゲート
チャネル電界効果トランジスタ ３０ ＶREF 発生器ユニット ３１，３３、８１，８２ 通過ゲート
Claims (2)
- 【請求項１】 ダイナミック・ランダム・アクセス・メ
モリ・ユニットのストレージ・セルにおけるデータ保持
時間パラメータを測定するために必要とされる時間を短
縮する方法において、 前記ストレージ・セルの動作中に少なくとも一つのメン
バーのストレージ・セルに対して第１の電圧を印加する
ステップと、 前記ストレージ・セルの動作中に少なくとも前記一つの
メンバーのストレージ・セルに対して第２の電圧を印加
するステップであって、前記第１の電圧と前記第２の電
圧との間の差がストレージ・セル読み出し動作中におけ
る前記ビットライン間の電圧差を低減させることに帰結
するステップとを含む方法。 - 【請求項２】 ダイナミック・ランダム・アクセス・メ
モリにおけるストレージ・セルにおいて、 センス増幅器と、 前記センス増幅器に接続された第１及び第２のビットラ
インであって、前記センス増幅器は前記第１のビットラ
インと前記第２のビットラインとの間における電圧の差
を増幅するものである前記第１及び第２のビットライン
と、 電荷を蓄積するストレージ・セル・コンデンサと、 前記ストレージ・セル・コンデンサをビットラインに制
御可能に接続するスイッチング手段と、前記ストレージ
・セルの動作中に第１の電位に前記第１及び第２のビッ
トラインを荷電させる電圧発生器であって、前記ストレ
ージ・セルの試験中に前記第１及び第２のビットライン
を第２の電位に荷電させる前記電圧発生器とを含むスト
レージ・セル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US565495 | 1983-12-27 | ||
| US08/565,495 US5689467A (en) | 1995-11-30 | 1995-11-30 | Apparatus and method for reducing test time of the data retention parameter in a dynamic random access memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09231797A true JPH09231797A (ja) | 1997-09-05 |
Family
ID=24258863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8320398A Pending JPH09231797A (ja) | 1995-11-30 | 1996-11-29 | ダイナミック・ランダム・アクセス・メモリにおける試験時間短縮装置及び方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5689467A (ja) |
| EP (1) | EP0778585A1 (ja) |
| JP (1) | JPH09231797A (ja) |
| KR (1) | KR19980040236A (ja) |
| TW (1) | TW370621B (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10199293A (ja) * | 1996-12-27 | 1998-07-31 | Canon Inc | メモリのデータ保持特性の試験方法 |
| US5781483A (en) * | 1996-12-31 | 1998-07-14 | Micron Technology, Inc. | Device and method for repairing a memory array by storing each bit in multiple memory cells in the array |
| JPH10269800A (ja) * | 1997-03-27 | 1998-10-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5877993A (en) | 1997-05-13 | 1999-03-02 | Micron Technology, Inc. | Memory circuit voltage regulator |
| KR100253081B1 (ko) * | 1997-06-25 | 2000-09-01 | 윤종용 | 셀프-리프레시 모드를 가지는 다이나믹 랜덤 액세스 메모리 장치 |
| FR2772970B1 (fr) * | 1997-12-24 | 2003-09-26 | Sgs Thomson Microelectronics | Procede de test d'une memoire dynamique |
| JPH11353900A (ja) | 1998-06-11 | 1999-12-24 | Mitsubishi Electric Corp | 半導体装置 |
| US6087858A (en) * | 1998-06-24 | 2000-07-11 | Cypress Semiconductor Corp. | Self-timed sense amplifier evaluation scheme |
| US5978280A (en) * | 1998-06-25 | 1999-11-02 | Cypress Semiconductor Corp. | Method, architecture and circuit for reducing and/or eliminating small signal voltage swing sensitivity |
| US6122203A (en) * | 1998-06-29 | 2000-09-19 | Cypress Semiconductor Corp. | Method, architecture and circuit for writing to and reading from a memory during a single cycle |
| US5986970A (en) * | 1998-06-29 | 1999-11-16 | Cypress Semiconductor Corp. | Method, architecture and circuit for writing to a memory |
| US5946255A (en) * | 1998-07-31 | 1999-08-31 | Cypress Semiconductor Corp. | Wordline synchronized reference voltage generator |
| US6185125B1 (en) * | 1999-12-15 | 2001-02-06 | Winbond Electronics Corp. | Circuit for measuring the data retention time of a dynamic random-access memory cell |
| US6549476B2 (en) | 2001-04-09 | 2003-04-15 | Micron Technology, Inc. | Device and method for using complementary bits in a memory array |
| US6754101B2 (en) * | 2002-05-21 | 2004-06-22 | Broadcom Corporation | Refresh techniques for memory data retention |
| JP2006186150A (ja) * | 2004-12-28 | 2006-07-13 | Hitachi Ltd | 半導体記憶装置の製造方法及び半導体設計装置 |
| JP2010015650A (ja) * | 2008-07-04 | 2010-01-21 | Toshiba Corp | 半導体記憶装置 |
| US8732391B2 (en) | 2012-04-23 | 2014-05-20 | Sandisk Technologies Inc. | Obsolete block management for data retention in nonvolatile memory |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3076606B2 (ja) * | 1990-12-14 | 2000-08-14 | 富士通株式会社 | 半導体記憶装置およびその検査方法 |
| TW212243B (ja) * | 1991-11-15 | 1993-09-01 | Hitachi Seisakusyo Kk | |
| US5341336A (en) * | 1993-04-30 | 1994-08-23 | Sgs-Thomson Microelectronics, Inc. | Method for stress testing decoders and periphery circuits |
| US5339277A (en) * | 1993-04-30 | 1994-08-16 | Sgs-Thomson Microelectronics, Inc. | Address buffer |
-
1995
- 1995-11-30 US US08/565,495 patent/US5689467A/en not_active Expired - Lifetime
-
1996
- 1996-11-29 EP EP96308680A patent/EP0778585A1/en not_active Withdrawn
- 1996-11-29 JP JP8320398A patent/JPH09231797A/ja active Pending
- 1996-11-29 KR KR1019960059387A patent/KR19980040236A/ko not_active Application Discontinuation
-
1997
- 1997-02-19 US US08/801,984 patent/US5748544A/en not_active Expired - Lifetime
- 1997-03-11 TW TW086102962A patent/TW370621B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
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