KR19980040236A - 다이내믹 램에서의 테스트 시간 절감을 위한 장치 및 방법 - Google Patents

다이내믹 램에서의 테스트 시간 절감을 위한 장치 및 방법 Download PDF

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KR19980040236A
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마사시 하시모또
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윌리엄 이. 힐러
텍사스 인스트루먼츠 인코포레이티드
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Abstract

다이내믹 램(dynamic random access memory) 디바이스에 있어서, 데이터 보유 시간(data retention time) 테스트 절차들의 수행에 필요한 시간은, 전형적인 메모리 셀 동작 중에 인가되는 전압과 비교했을 때 축적 셀의 구성 요소들(13, 14)에 인가되는 전압 레벨(들)을 변경함으로써 절감될 수 있다. 이 구성 요소들(13, 14)에 인가되는 전압을 변경함으로써, 센스 증폭기(9)에 의해 검출되는 비트라인들(1, 2)간의 차이가 감소될 것이다. 이 감소된 비트라인 전압차 때문에, 축적 셀 상의 전하의 감쇄로 인해 데이터 보유 시간이 절감될 것이다. 데이터 보유 시간은 전형적인 메모리 셀 동작과 관련된 방식으로 절감된다. 변경된 전압(들)은 축적 셀 비트 라인들(1, 2) 및/또는 축적 셀 더미 커패시턴스들에 인가될 것이다.

Description

다이내믹 램에서의 데스트 시간 절감을 위한 장치 및 방법
이 발명은 일반적으로 다이내믹 램(DRAM) 디바이스에 관한 것으로, 특히, 이들 메모리 유닛의 테스트에 관한 것이다. 데이터 보유 시간 파라미터를 확인시켜 주는 테스트 절차를 수행하는 시간을 절감하는 장치 및 관련 기술이다.
각 집적 회로 메모리 어레이 디바이스 내의 축적 셀(storage cell)들의 수가 증가함에 따라, 이들 디바이스를 테스트하는 데 소요되는 시간이 마찬가지로 증가하였다. 엄청난 수의 축적 셀들 때문에, 이 테스트 절차는 이들 디바이스의 제조시 제한 요소(limiting factor)가 될 우려가 있다. 테스트 절차를 촉진하기 위하여 그리고 전용 테스트 장치에 대한 의존성을 줄이기 위하여, 테스트 기능 중의 적어도 일부분을 수행하기 위한 장치가 메모리 디바이스 기판의 구성 부분(integral part)으로 부가되고 있다. 이 부가 회로에도 불구하고, 축적 셀들의 수가 계속 증가하는 것에 비추어 볼 때, 테스트 절차는 이들 메모리 디바이스의 테스트시 지속적인 문제를 제기한다.
축적 셀과 관련하여 가장 시간이 많이 걸리는 절차들 중 하나는 데이터 보유 시간 파라미터(data retention time parameter)의 확인이다. DRAM 디바이스들에서, 논리상태, 대표적으로 1 논리 상태는 축적 셀이 관련 장치에 의해 액세스 또는 리드(read)될 때 그 축적 셀 커패시터에서 발견되는 전하량에 의해 결정된다. 그러나, 기판으로의 전하 누출과 같은 물리적 과정 때문에, 축적 커패시터(storage capacitor)에 저장된 전하량이 계속적으로 감소된다. 따라서, 얼마 후, 그 축적 셀 커패시터 상의 전하량은 줄어들게 되어 그 축적 셀을 액세스하면 논리 상태의 부정확한 확인이 이루어질 것이다. 이 전하량의 저하(deterioration)을 확인시켜 주는 파라미터는 데이터 보유 시간 파라미터이다. 실제에 있어서, 이 파라미터는 리프레시 속도(refresh rate) 즉, 명백한 1 논리 상태 확인을 제공하도록 축적 셀 커패시터 상의 전하가 갱신(renew)되어야 하는 속도를 결정한다.
도 1을 보면, 축적 셀과 관련 장치의 기본 구성 요소들이 도시되어 있다. 비트라인 도체(1)가 센스 증폭기(sense amplifier)의 제 1 단자에, 그리고 n-채널 전계효과 트랜지스터(14)의 제 1 소스-드레인 경로 단자(source-drain path terminal)에, 그리고 n-채널 전계 효과 트랜지스터(15)의 제 1 소스-드레인 경로 단자에, 그리고 n-채널 전계 효과 트랜지스터(17)의 제 1 소스-드레인 경로 단자에 결합된다. 비트라인_ 도체(2)가 센스 증폭기(9)의 제 2 단자에, 그리고 트랜지스터(15)의 제 2 소스-드레인 단자에, 그리고 n-채널 전계 효과 트랜지스터(16)의 제 1 소스-드레인 경로 단자에 결합된다. VREF발생기 유닛에 의해 전압 VREF가 인가되는 도체(3)가 트랜지스터(16)의 제 2 소스-드레인 단자에, 그리고 트랜지스터(17)의 제 2 소스-드레인 단자에 결합된다. 트랜지스터(15), 트랜지스터(16), 및 트랜지스터(17)의 게이트 단자들은 PRECHARGE 신호가 인가되는 도체(4)에 결합된다. 트랜지스터(14)의 제 2 소스-드레인 단자가 축적 셀 커패시터(13)을 통하여 그라운드 전위에 결합된다. 트랜지스터(14)의 게이트는 워드라인 도체(5)에 결합된다.
커패시터(13)에 전압 VCC가 인가될 때 커패시터에 저장된 전하에 의해 1논리 상태가 표현된다. 커패시터(13)에 저장된 논리 상태를 판정하기 위하여, 트랜지스터(15), 트랜지스터(16) 및 트랜지스터(17)가 도통하도록 하는 PRECHARGE 신호에 응답하여 비트라인(1)과 비트라인_(2)는 VREF=VCC/2의 전위로 충전된다. PRECHARGE 신호가 제거되고, 그에 따라 비트라인(1)과 비트라인_(2)에 전하가 축적된다. 워드라인 도체(5) 상의 신호에 의해 트랜지스터(14)가 도통하게 된다. 그 결과, 축적 셀 커패시터(13)로부터의 전하가 비트라인(1)에 가해지면서, 비트라인(1)과 비트라인_(2)간에 전압차가 생긴다. 이 전압차는 다음 식에 의해 주어진다.
V비트라인- V비트라인_= {VCC/2}{1/(1+CB/CS)} (1)
여기서, CB는 비트라인의 커패시턴스이며, CS는 축적 셀 커패시터(13)의 커패시턴스이다.
이 전압차가 센스 증폭기(9)에 인가되고, 센스 증폭기(9)는 그 전압차를 증폭하여 논리 레벨 출력 신호를 제공한다. 이 전압차는 150 밀리볼트 정도의 크기일 수 있다.
위에서 지적한 바와 같이, 축적 셀 커패시터 상의 전하는 시간에 따라 소실될 수 있다. 도 2를 보면, 시간 함수로서 축적 커패시터 상의 전하의 그래프가 도시되어 있다. 축적 셀 액세스 동안 축적 셀 커패시터 상의 전하를 1 데이터 신호로 확인시키는 데 필요한 전하량이 그래프에 표시되어 있다. 설계대로 셀의 성공적인 동작에는 tTEST의 데이터 보유 시간이 필요하다. 우량 축적 셀(good storage cell) 즉, 축적 셀의 만족스러운 동작을 제공하는 축적 셀의 경우, tTEST보다 큰 시간 t2까지 논리 1상태가 정확히 확인될 것이다. 불량 축적 셀(bad storage cell)은 tTEST에서 논리 상태의 부정확한 확인을 제공할 것이다. 즉, 축적 셀 커패시터 상의 전하가 (tTEST보다 작은)t1에서 검출 가능한 전압 레벨 밑으로 떨어졌음을 확인시켜 줄 것이다. 일반적으로, 시간 tTEST는 축적 셀 상의 리프레시 동작들 간의 주기보다 길 것이다.
일반적으로 하나의 셀이 만족스러운 동작을 제공하는지를 판정하기 위하여, 셀의 액세스는 시간 tTEST에만 일어나야 한다. 따라서, 시간 tTEST는 데이터 보유 시간 파라미터 측정이 테스트 절차에 대해 과도한 시간 부담을 지우도록 하는 제한요소가 된다. 이 파라미터 결정을 촉진시키려는 시도들이 여태까지는 만족스럽지 못하였다. 예를 들면, 디바이스의 온도가 상승하면서 축적 셀 상의 전하의 저하를 가속화할 수 있음을 단정할 수 있다. 그러나, 온도의 변화는 관련 회로들에도 영향을 주어 테스트 절차의 유용성을 손상시킬 수 있다.
따라서 다른 파라미터들과의 상호 의존성으로 인해 악화되지 않는 축적 셀 데이터 보유 시간 파라미터를 위한 테스트 시간을 절감하기 위한 장치 및 관련 기술이 필요하게 되었다.
이 발명에 따르면, 센스 증폭기에 의해 감지되는 비트라인 쌍간의 차동 전압(difference voltage)을 변경함으로써 상기한 특징들 및 기타 특징들이 달성된다.. 비트라인들 간의 전압차를 감소시킴으로써, 축적 셀 커패시터 상의 전하의 감쇄는 전형적인 비트라인 쌍 전압차가 존재하는 경우보다 더 신속히 1 논리 상태가 검출될 수 없는 값에 도달할 것이다. 데이터 보유 시간의 절감은, 감소된 전압 레벨을 위한 데이터 보유 시간이 전형적인 동작 전압 레벨을 위한 데이터 보유 시간에 직접 관련될 수 있다는 사실과 함께, 테스트 절차들을 위한 시간이 크게 절감되게 해준다. 이 테스트 절차에서 인가되는 전압이 변결될 수 있는 구성요소들은 비트라인 들과 더미 축적 셀 커패시터(dummy storage cell capacitor)는 물론 이들 구성 요소들의 조합을 포함한다.
도면을 참조하여 명세서를 읽는다면 이 발명의 이 특징들과 기타 특징들이 이해될 것이다.
도 1은 전형적인 축적 셀 커패시터와 관련 장치의 개략도.
도 2는 사용 가능한 축적 셀과 사용 불가능한 축적 셀간의 차이를 시간 함수로 도시한 그래프.
도 3은 이 발명에 따라서 도 1의 장치의 촉진된(expedited) 데이터 보유 시간 파라미터 측정을 제공하기 위한 장치의 개략도.
도 4는 데스트 절차 동안 전압을 변경함으로써 어떻게 데이터 보유 시간 파라미터가 촉진된 방법으로 확인될 수 있는지를 도시한 그래프.
도 5는 더미 커패시터들에 적당한 전압을 가함으로써 그 더미 커패시터들을 갖는 축적 셀에 있어서의 데이터 보유 시간 파라미터의 확인을 촉진(expedite)하기 위한 장치를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
1 : 비트라인_ 도체, 2 : 비트라인 도체, 3 : VREF도체, 4 : PRECHARGE 신호가 인가되는 도체, 5 : 워드라인 도체, 9 : 센스 증폭기 유닛(sense amplifier unit), 13 : 축적 셀 커패시터, 14, 15, 16, 17 : n-채널 전계 효과 트랜지스터, 30 : VREF발생기 유닛, 31, 32 : 패스-게이트(pass-gate), 33 : 반전 증폭기
도 1과 도 2는 종래 기술에 관하여 기술되었다.
도 3을 보면, 이 발명에 따르는 데이터 보유 시간 파라미터의 촉진된 측정을 위한 장치가 도시되어 있다. 도 1에 관하여 기술된 구성 요소들 외에, 축적 셀은 패스-게이트(pass-gate)(32)를 포함하며, 그를 통하여 VREF발생기 유닛(30)의 출력이 VREF도체(3)에 결합된다. 외부 VREF단자가 패스-게이트(31)를 통하여 VREF도체(3)에 결합된다. 패스-게이트(31)의 p-채널 게이트 단자와 패스-게이트(32)의 n-채널 게이트 단자에 인가되고 또한 반전 증폭기(inverting amplifier)(33)를 통하여 패스-게이트(31)의 n-채널 게이트 단자와 패스-게이트(32)의 p-채널 게이트 단자에 인가되는 TEST 신호의 상태에 따라, VREF발생기 유닛(30) 또는 외부 VREF입력 신호가 VREF도체에 결합된다. TEST 신호의 상태는 외부 VREF신호 또는 VREF발생기(30)로부터의 신호 중 어느 쪽이 인가되어 비트라인 쌍을 충전하는지를 결정한다. 따라서 이 장치는 비트라인과 비트라인_에 VREF발생기(30)로부터의 VCC/2의 전압 즉, 축적 셀 커패시터에 걸린 전압의 반을 공급하는 대신, 테스트 절차 동안 외부 VREF로부터 VCC/2+VX가 비트라인과 비트라인_에 인가된다는 점을 제외하면, 도 1의 장치와 유사하다. 비트라인과 비트라인_ 전압들이 더 높고, 결국 충전된 축적 셀 커패시터가 비트라인(1)에 전기적으로 결합될 때 비트라인들 간의 차이가 감소된다. 이 감소된 전압차 때문에, 축적 셀 커패시터 상의 1논리 상태의 확인은 축적 셀 커패시터 상의 전하의 손실에 더 민감할 것이다. 비트라인 프리차지 전압(precharge voltage)의 이 변화로 인한 비트라인 전압의 차이는 다음 식으로 주어진다.
V비트라인- V비트라인_= (VCC/2-VX){1/(1+CB/CS)} (2)
도 4에 도시되어 있는 바와 같이, 비트라인 전압 쌍 차이(voltage pair difference)의 감소에 따라 축적 커패시터 상의 전하의 손실에 대한 감도(sensitivity)가 증가된다. 이 감도 증가의 결과, 우량 축적 셀 커패시턴스와 불량 축적 셀 커패시턴스 모두에 대해 축적 셀 커패시터 상의 1 논리 상태의 시간이 절감된다. 우량 셀이 정확한 1 논리 상태 확인의 영역을 벗어나는 시간은 t2에서 t'2로 절감되고, 불량 셀이 이 영역을 벗어나는 시간은 t1에서 t'1으로 절감된다. 데이터 보유 시간 파라미터의 확인을 위한 시간도 마찬가지로 tTEST에서 t'TEST로 절감된다.
도 5를 보면, 더미 커패시터들을 포함하는 메모리 셀의 개략도가 도시되어 있다. 이 메모리 셀은, 비트라인 도체(1), 비트라인_ 도체(2), VREF발생기 유닛(30), PRECHARGE 도체(5)에 의해 제어되는 트랜지스터들(15, 16 및 17), 트랜지스터(14)를 통하여 비트라인(1)에 결합된 축적 커패시터(13), 트랜지스터(14)의 게이트에 결합된 워드라인 도체(5), 및 도 1의 축적 셀과 유사한 비트라인 쌍에 결합된 센스 증폭기 유닛(9)를 포함한다. n-채널 전계 효과 트랜지스터(68)의 제 1 소스-드레인 단자가 비트라인(1)에 결합된다. 트랜지스터(68)의 제 2 소스-드레인 단자는 더미 커패시터(66)를 통하여 그라운드 전위에 결합되고 n-채널 전계 효과 트랜지스터(69)의 소스-드레인 경로를 통하여 VDCR도체(74)에 결합된다. 트랜지스터(68)의 게이트가 더미 워드라인_ 도체(71)에 결합된다. n-채널 전계 효과 트랜지스터(62)가 비트라인 _(2)에 결합된 제 1 소스-드레인 단자를 가진다. 트랜지스터(62)의 제 2 소스-드레인 경로 단자가 더미 커패시터(65)를 통하여 그라운드 전위에 결합되고, n-채널 전계 효과 트랜지스터(61)의 소스-드레인 경로를 통하여 VDCR도체(74)에 결합된다. 트랜지스터(62)의 게이트 단자가 더미 워드라인 도체(72)에 결합된다. 트랜지스터들(61 및 69)의 게이트 단자들이 PRECHARGE 도체(73)에 결합된다. VDCR발생기 유닛(60)이 패스-게이트(81)를 통하여 VDCR도체(74)에 결합된다. 외부 VDCR단자가 패스-게이트(82)를 통하여 VDCR도체(74)에 결합된다. TEST 신호가 패스-게이트(82)의 n-채널 제어 단자와 패스-게이트(81)의 p-채널 제어 단자에 인가되고, 반전 증폭기(83)를 통하여 패스-게이트(81)의 n-채널 제어 단자와 패스-게이트(82)의 p-채널 제어 단자에 인가된다. 더미 커패시터에 저장된 전압 VDCR이 VDCR+VX로 증가할 경우 비트라인 쌍 전압들의 차이는 다음 식에 의해 주어진다.
V비트라인- V비트라인_= (VCELL-VDCR-VX){1/(1+CB/CS)} (3)
여기서, CB는 비트라인의 커패시턴스, CS는 축적 셀 커패시터(13)의 커패시턴스, CDCR(=CS)는 더미 축적 셀 커패시터의 커패시턴스이다.
따라서, 더미 커패시터 상의 전압을 증가시킴으로써, 비트라인 쌍 전압들의 차이가 감소되고 데이터 보유 시간의 결정이 촉진될 수 있다.
다시 도 3과 도 5를 보면 각각, 정상 축적 셀 동작과 비교하여 축적 셀의 구성 요소들 중 하나의 전압을 변경하는 장차가 제공되었다. 리드 동작 동안 축적 셀 커패시터의 전하에 액세스하면, 축적 셀 구성 요소들 중 하나에 인가되는 전압의 변화 때문에 비트라인들에 의해 보이는 그리고 센스 증폭기에 의해 감지되는 전압차가 감속된다. 비트라인들 간의 전압차의 감소에 따라 리드 동작은 축적 셀 커패시터에 저장된 전하에 더 민감하게 된다. 따라서, 저장된 1논리 상태가 센스 증폭기에 의해 더 이상 검출되지 않을 때까지 원래 축적 셀 커패시터에 저장된 전하량 중의 보다 적은 양이 누출될 필요가 있다. 비트라인 쌍간의 전압차가 감소된 경우, 데이터 보유 시간 테스트를 제공하는 데 보다 짧은 시간이 필요하다. 만족스럽지 못한 축적 셀은 더욱 짧은 시간 내에 실패(fail)할 것이다.
도 5와 축적 셀에 더미 커패시터들이 사용되는 구성을 다시 보면, 이 발명의 동작에는 영향을 주지 않으면서 관련 트랜지스터(64)와 워드라인 도체(89)를 가진 제 2 축적 셀이 있을 수 있음을 해당 기술 분야의 숙련자라면 분명이 알 수 있을 것이다. 또한, 내부 전압 발생기 유닛들은 테스트 신호에 응답하여 제 2 전압을 제공하는 구성 요소들을 포함할 수 있음이 분명할 것이다. 전압 발생기 유닛은 센스 증폭기의 일부로서 포함될 수도 있다.
이 발명을 설명함에 있어 특별히 바람직한 실시예를 참조하였으나, 이 발명의 본질에서 벗어나지 않으면서 다양한 변형이 이루어질 수 있으며 바람직한 실시예의 구성 요소들이 다른 등가 요소로 대체될 수 있음을 해당 기술 분야의 숙련자라면 알 수 있을 것이다. 예를 들면, 전형적인 리드 동작과 비교하여 테스트 절차동안 축적 셀 내의 하나의 구성 요소의 전압을 변경하는 것으로 이 발명을 설명하였지만, 이 발명의 범주를 벗어나지 않으면서 하나 이상의 구성 요소들의 전압이 변경될 수 있음은 분명할 것이다. 또한, 이 발명의 본질적인 내용에서 벗어나지 않으면서 특정 상황에 맞도록 많은 변형이 이루어질 수 있다.
전술한 논의로부터 분명하지만, 이 발명의 어떤 측면들은 설명된 예의 특정 세부 내용에 국한된 것이 아니며, 따라서 해당 기술 분야의 숙련자들에 의해 다른 변형 및 응용이 이루어질 것이라 사료된다. 따라서 이 발명의 사상 및 범주를 벗어나지 않는 모든 변형 및 응용들을 특허 청구의 범위를 통해 포괄하고자 한다.
없슴

Claims (12)

  1. 다이내믹 램 유닛 축적 셀(dynamic random access memory nuit storage cell)에서의 데이터 보유 시간 파라미터(data retention time parameter)를 측정하는 데 필요한 시간을 절감하는 방법에 있어서, 상기 축적 셀의 동작 중에 축적 셀(storage cell) 구성 요소들 중 적어도 하나의 부재(部材, member)에 제 1 전압을 인가하는 단계; 및 상기 축적 셀을 테스트하는 동안 상기 적어도 하나의 부내에 제 2 전압을 인가하는 단계를 포함하되, 상기 제 1 전압과 제 2 전압간의 차이로 인해 축적 셀 리드동작(read operation) 중에 상기 비트라인 라인들 간의 전압차가 감소되는 방법.
  2. 제 1 항에 있어서, 상기 적어도 하나의 구성 요소는 더미 커패시터(dummy capacitor)들을 포함하는 방법.
  3. 제 1 항에 있어서, 상기 적어도 하나의 구성 요소는 비트라인 라인들을 포함하는 방법.
  4. 다이내믹 램 메모리 내의 축적 셀(storage cell)에 있어서, 센스 증폭기(sense amplifier); 상기 증폭기에 결합되는 제 1 및 제 2 비트라인을 포함하되, 상기 센스증폭기는 상기 제 1 비트라인과 상기 제 2 비트라인간의 전압차를 증폭하며; 전하를 저장하기 위한 축적 셀 커패시터(storage cell capacitor); 상기 축적 셀 커패시터를 비트라인에 제어 가능하도록 결합하기 위한 스위칭 수단; 및
    상기 축적 셀의 동작 중에 상기 제 1 및 제 2 비트라인들을 제 1 전위로 충전하는 전압 발생기(voltage generator)를 더 포함하되, 상기 전압 발생기는 상기 축적 셀을 테스트하는 동안 상기 제 1 및 상기 제 2 비트라인들을 제 2 전위로 충전하는 축적 셀.
  5. 제 4 항에 있어서, 상기 전압원(voltage source)은 상기 센스 증폭기 내에 포함되는 축적 셀.
  6. 제 4 항에 있어서, 상기 전압 발생기는 테스트 신호에 응답하여 상기 제 2 전압을 발생하는 축적 셀.
  7. 제 4 항에 있어서, 상기 전압 발생기는 외부 전압, 내부 전압 발생기 및 스위치를 포함하는 축적 셀.
  8. 축적 셀을 테스트하기 위한 장치에 있어서, 센스 증폭기 유닛, 상기 센스 증폭기 유닛에 결합되는 비트라인 쌍(bitline pair); 상기 비트라인 쌍의 제 1 비트라인에 결합되는 축적 커패시터(storage capacitor); 및 리드 동작 중에 축적 커패시터가 상기 제 1 비트라인에 결합될 때 상기 비트라인 쌍간에 제 1 전압차에 제공하기 위한 전압 수단을 포함하되, 상기 전압 수단은 테스트 과정 중에 상기 축적 커패시터가 상기 제 1 비트라인에 결합될 때 상기 비트라인 쌍간에 제 2 전압차를 제공하는 장치.
  9. 제 8 항에 있어서, 상기 전압 수단은 상기 센스 증폭기 유닛 내에 포함되는 장치.
  10. 제 8 항에 있어서, 상기 전압 수단은 외부 전압, 전압 발생기 및 스위치를 포함하는 장치.
  11. 제 8 항에 있어서, 상기 전압 수단은 테스트 신호에 응답하여 상기 제 2 전압을 발생하기 위한 전압 발생기를 포함하는 장치.
  12. 다이내믹 램 내의 축적 셀에 있어서, 센스 증폭기; 상기 센스 증폭기에 결합되는 제 1 및 제 2 비트라인을 포함하되, 상기 센스 증폭기는 상기 제 1 비트라인과 상기 제 2 비트라인간의 전압차를 증폭하고; 상기 제 1 비트라인과 상기 제 2 비트라인 모두에 결합되는 더미 커패시터(dummy capacitor)들; 전하를 축적하기 위한 축적 셀 커패시터; 상기 축적 셀 커패시터를 비트라인에 제어 가능하도록 결합하기 위한 스위칭 수단; 및 상기 축적 셀의 동작 중에 상기 제 1 및 제 2 비트라인들을 제 1 전위로 충전하는 전압 발생기를 더 포함하되, 상기 전압 발생기는 상기 축적 셀을 테스트하는 동안 상기 더미 커패시터들을 제 2 전위로 충전하는 축적 셀.
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