WO2012104933A1 - 位相ロック回路 - Google Patents

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WO2012104933A1
WO2012104933A1 PCT/JP2011/003238 JP2011003238W WO2012104933A1 WO 2012104933 A1 WO2012104933 A1 WO 2012104933A1 JP 2011003238 W JP2011003238 W JP 2011003238W WO 2012104933 A1 WO2012104933 A1 WO 2012104933A1
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WO
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circuit
oscillation
phase
frequency
clock signal
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PCT/JP2011/003238
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雅善 木下
和昭 曽川
憲明 武田
Original Assignee
パナソニック株式会社
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    • H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals

Definitions

  • the present invention relates to a phase lock circuit that generates a high-speed clock signal for a high-speed processing circuit, and more particularly to a technique for reducing current consumption during the lock operation while reliably performing the lock operation.
  • a clock signal is necessary for a digital circuit that performs arithmetic processing.
  • a clock signal used in a digital circuit has a higher frequency year by year, and it is difficult to input a high frequency clock signal from the outside of the semiconductor integrated circuit. Therefore, in general, a low-frequency clock signal serving as a reference is generated by a crystal oscillator or the like, a phase lock circuit (PLL) is mounted inside the semiconductor integrated circuit, and a high-frequency signal is generated from the low-frequency clock signal.
  • PLL phase lock circuit
  • a configuration is employed in which the clock signal is generated and the clock signal is supplied to the digital circuit.
  • Fig. 10 shows a general PLL circuit configuration.
  • the PLL shown in FIG. 1 includes a reference clock input terminal 200, an output clock terminal 300, a phase comparison circuit 60, a charge pump circuit 61, a loop filter circuit 62, a voltage controlled oscillation circuit 63, a frequency divider circuit 64, and an oscillation limiting circuit 70. Is done.
  • a reference clock signal having a reference low frequency is input from a reference clock input terminal 200.
  • the phase comparison circuit 60 outputs phase difference information (phase difference signal) between the reference clock signal Fin and the output clock signal of the frequency dividing circuit 64.
  • the charge pump circuit 61 converts the phase difference information into an analog signal.
  • the loop filter circuit 62 smoothes the phase difference analog signal output from the charge pump circuit 61 and outputs the phase difference analog voltage signal to the voltage controlled oscillation circuit 63.
  • the voltage controlled oscillation circuit 63 outputs a clock signal having a predetermined frequency according to the inputted phase difference analog voltage, and supplies the clock signal to the output clock terminal 300 and the frequency dividing circuit 64.
  • the frequency dividing circuit 64 divides the clock signal generated by the voltage controlled oscillation circuit 63, converts the frequency, and outputs the frequency to the phase comparison circuit 60. With such a configuration, the output clock terminal 300 outputs a clock signal having a frequency obtained by multiplying the frequency of the reference clock signal Fin by the frequency dividing number of the frequency dividing circuit 64.
  • the voltage controlled oscillation circuit 63 oscillates at a sufficiently wide frequency so that the PLL can be locked at a desired output frequency even if there are manufacturing variations or operating environment variations (for example, temperature variations or power supply voltage variations). We need to be able to do it. Further, the frequency divider circuit 64 is required to operate in the entire oscillation frequency range of the voltage controlled oscillator circuit 63. At this time, in order to increase the design ease of the frequency dividing circuit 64, the oscillation limiting circuit 70 is mounted, the range of the oscillation frequency output from the voltage controlled oscillation circuit 63 is limited, and the frequency dividing circuit 64 is so high that it cannot operate. The voltage controlled oscillation circuit 63 may be prevented from outputting a clock signal having a frequency.
  • FIG. 11 shows the difference in the characteristics of the voltage controlled oscillation circuit 63 depending on the presence or absence of the oscillation limiting circuit 70.
  • the broken line is a characteristic example when the oscillation limiting circuit 70 is not provided
  • the solid line is a characteristic example when the oscillation limiting circuit 70 is provided.
  • the broken line and the solid line have the same characteristics until the middle of the oscillation frequency on the vertical axis.
  • the broken line when there is no oscillation limiting circuit 70
  • the solid line when there is an oscillation limiting circuit 70
  • the oscillation limiting circuit 70 there is a circuit as described below.
  • a voltage-controlled oscillation circuit that changes an oscillation frequency by converting an analog voltage input to the voltage-controlled oscillation circuit 63 into an analog current and changing the oscillation amplitude of an oscillation loop (for example, an inverter chain) by this analog current.
  • the oscillation limiting circuit is realized, for example, by adding a circuit that suppresses an increase in the analog current when the analog current becomes equal to or higher than a predetermined reference current (for example, see Patent Document 1 in FIG. 4 to FIG. 4). (See FIG. 10).
  • the oscillation limiting circuit 70 is provided with a circuit for monitoring the input voltage of the voltage controlled oscillation circuit 63. When the input voltage of the voltage controlled oscillation circuit 63 is outside a predetermined range, the operation of the voltage controlled oscillation circuit 63 is performed. (For example, refer to FIG. 1 of Patent Document 2).
  • JP 2007-49277 A (FIGS. 4 to 10) Japanese Patent Laid-Open No. 7-264061 (FIG. 1)
  • the oscillation limit range of the voltage-controlled oscillation circuit 63 is narrowed by the oscillation limiting circuit 70, thereby improving the design ease of the frequency divider circuit 64 and increasing the PLL lock frequency. It is also possible to realize a PLL that reliably locks.
  • the voltage controlled oscillation circuit 63 continues to output a clock signal having a constant frequency, and it is not necessary to narrow the oscillation frequency range of the voltage controlled oscillation circuit 63. Nevertheless, it has been found that the oscillation limiting circuit 70 continues to operate even in the locked state, and wastes power.
  • the oscillation limiting circuit in FIG. 7 of Patent Document 1 continues to pass the current Ic and the current Ilim despite the unnecessary functions in the locked state.
  • the voltage detection circuit of FIG. 1 of Patent Document 2 continues to detect the voltage despite the unnecessary function in the locked state.
  • the present invention solves the above problems, and its purpose is to increase the design ease of a PLL that reliably locks even when the PLL lock frequency is increased, and at the same time occupies most of the time after the PLL is started.
  • the object is to reduce current consumption in the PLL lock state.
  • the present invention employs a configuration in which the operation of the oscillation limiting circuit is stopped after the PLL is locked in the phase lock circuit having the oscillation limiting circuit.
  • a reference clock signal and a divided clock signal are input, and a phase difference signal indicating a phase difference between the reference clock signal and the divided clock signal
  • a phase comparison circuit that outputs the phase difference signal, a charge pump circuit that converts the phase difference signal into an analog signal and outputs the analog signal as a phase difference analog signal, and the charge pump circuit,
  • a loop filter circuit that smoothes an analog signal and outputs an analog voltage signal; a voltage-controlled oscillation circuit that is connected to the loop filter circuit and converts the analog voltage signal into a clock signal and outputs the clock signal; and the voltage-controlled oscillation circuit
  • the frequency of the output clock signal is converted, and the clock signal after the frequency conversion is used as the divided clock signal.
  • a frequency dividing circuit for outputting to the phase comparison circuit, wherein the clock signal output from the voltage controlled oscillator circuit is output from the output terminal of the phase locked circuit, and the oscillation frequency range of the voltage controlled oscillator circuit
  • the oscillation limiting circuit for limiting the oscillation and the oscillation limiting circuit for enabling the function of the oscillation limiting circuit when the phase lock circuit is in an unsteady state, and for stopping the function of the oscillation limiting circuit when the phase lock circuit is in a steady state And a control circuit.
  • the oscillation limit control circuit includes a PLL lock detection circuit that detects whether or not the phase lock circuit is in a locked state, and the PLL lock detection. And an oscillation limit stop circuit that stops the function of the oscillation limit circuit when it is determined that the circuit is in a locked state.
  • the PLL lock detection circuit includes a phase comparator that performs a phase comparison between the reference clock signal and the divided clock signal, and the phase comparison. And a phase signal holding circuit for holding output information of the detector.
  • phase comparator provided in the PLL lock detection circuit is shared with a phase comparison circuit provided in the phase lock circuit.
  • the oscillation limiting control circuit is configured to provide a frequency ratio between the frequency of the reference clock signal and the frequency of the clock signal output from the output terminal.
  • a oscillation limit stop circuit that stops the function of the oscillation limit circuit when the frequency ratio detection circuit detects a constant frequency ratio state.
  • the frequency ratio detection circuit counts the number of clocks of the clock signal output from the output terminal during one cycle of the reference clock signal. And a coincidence detection circuit for detecting that the count value of the counter circuit coincides with the frequency conversion ratio of the frequency divider circuit.
  • the oscillation limit control circuit includes a constant period signal generation circuit that detects that a predetermined period has elapsed after the start of the phase lock circuit; When it is determined that the signal generation circuit has not passed for a certain period of time, the function of the oscillation limiting circuit is operated, and when it is determined that the signal generation circuit has passed for a certain period of time, And an oscillation limit stop circuit for stopping the function.
  • the oscillation limit control circuit includes a two-state signal generation circuit that alternately outputs a signal of each of the states 1 and 2; When the two-state signal generating circuit is generating a signal of state 1, the function of the oscillation limiting circuit is operated, and when the two-state signal generating circuit is generating a signal of state 2, the oscillation limiting is performed. And an oscillation limit stop circuit for stopping the function of the circuit.
  • the oscillation limiting circuit limits the oscillation frequency range of the voltage controlled oscillation circuit. But it works.
  • the oscillation limit control circuit stops the function of the oscillation limit circuit, so that power consumption can be reduced.
  • the oscillation frequency range of the voltage controlled oscillation circuit is limited by the oscillation limiting circuit, so that the frequency divider circuit operates under any operating environment,
  • the oscillation limit control circuit stops the function of the oscillation limit circuit, so that power consumption can be reduced.
  • the oscillation limiting circuit when the frequency ratio detection circuit detects that the clock output from the output terminal does not output a desired frequency, the oscillation limiting circuit oscillates the voltage controlled oscillation circuit. Since the frequency range is limited, the divider circuit operates under any operating environment. On the other hand, when it is detected that the clock output from the output terminal outputs the desired frequency, the oscillation limit control circuit However, since the function of the oscillation limiting circuit is stopped, power consumption can be reduced.
  • the phase lock circuit when a clock signal having a stable frequency such as a crystal oscillator is used as the reference clock signal, the phase lock circuit is not unlocked once locked. For this reason, the signal generation circuit generates a signal for determining whether or not the signal generation circuit is within a fixed time sufficiently longer than the time required for locking after the PLL is started. The frequency range is limited, and the divider circuit operates under any operating environment. On the other hand, the oscillation limit control circuit stops the function of the oscillation limit circuit in the state after the predetermined time, so that the power consumption can be reduced. It becomes.
  • the oscillation limiting circuit since the function of the oscillation limiting circuit is operating in the state 1, the oscillation frequency range of the voltage controlled oscillation circuit is limited, and the frequency dividing circuit can operate under any operating environment. Thus, the phase lock circuit can be normally locked.
  • the oscillation limit control circuit stops the function of the oscillation limit circuit, so that power consumption can be reduced.
  • the divider circuit may not operate, and the phase lock circuit may malfunction.
  • state 1 and state 2 occur alternately, phase lock occurs in state 2. Even if the circuit malfunctions, in the next state 1, the oscillation frequency range of the voltage-controlled oscillation circuit is limited, the divider circuit starts operating, and the phase lock circuit can shift to the normal lock state It becomes.
  • the oscillation limiting circuit operates intermittently, it is possible to reduce current consumption on average.
  • phase lock circuit of the present invention As described above, according to the phase lock circuit of the present invention, the degree of design ease of the phase lock circuit that reliably locks even when the PLL lock frequency increases is increased, and at the same time, most of the phase lock circuit after the start-up is started. It is possible to reduce the current consumption in the PLL lock state that occupies a long time.
  • FIG. 1 is a block diagram showing a configuration of a phase lock circuit according to the first embodiment of the present invention.
  • FIG. 2 is a diagram showing a specific example of an oscillation limit stop circuit, an oscillation limit circuit, and a voltage controlled oscillation circuit provided in the same phase lock circuit.
  • FIG. 3 is a diagram illustrating a first circuit example of a PLL lock detection circuit provided in the in-phase lock circuit.
  • FIG. 4 is a diagram showing a second circuit example of the PLL lock detection circuit.
  • FIG. 5 is a block diagram in the case where the phase comparator provided in the PLL lock detection circuit is shared by the phase comparison circuit provided in the phase lock circuit.
  • FIG. 6 is a diagram showing a configuration of a phase lock circuit according to the second embodiment of the present invention.
  • FIG. 1 is a block diagram showing a configuration of a phase lock circuit according to the first embodiment of the present invention.
  • FIG. 2 is a diagram showing a specific example of an oscillation limit stop circuit, an oscillation limit circuit
  • FIG. 7 is a diagram for explaining the operation of the frequency ratio detection circuit provided in the in-phase lock circuit.
  • FIG. 8 is a diagram showing a configuration of a phase lock circuit according to the third embodiment of the present invention.
  • FIG. 9 is a diagram showing a configuration of a phase lock circuit according to the fourth embodiment of the present invention.
  • FIG. 10 shows a conventional phase lock circuit.
  • FIG. 11 is a diagram illustrating a characteristic example of the input voltage-oscillation frequency of the voltage controlled oscillation circuit for explaining the operation of the oscillation limiting circuit.
  • FIG. 1 is a circuit diagram of a phase lock circuit in the present embodiment.
  • the phase lock circuit includes a reference clock input terminal 200, an output clock terminal 300, a phase comparison circuit 60, a charge pump circuit 61, a loop filter circuit 62, a voltage controlled oscillation circuit 63, a frequency dividing circuit 64, and an oscillation limiting circuit 1. And an oscillation limit control circuit 4 including an oscillation limit stop circuit 2 and a PLL lock detection circuit 3.
  • the phase lock circuit operates to output from the output clock terminal 300 a clock signal having a frequency obtained by multiplying the reference clock signal Fin of the reference clock input terminal 200 by the frequency dividing number of the frequency dividing circuit 64, and oscillation.
  • the control circuit 1 increases the design ease of the frequency divider circuit 64 by narrowing the oscillation frequency range of the voltage controlled oscillator circuit 63, and the point that the lock operation is surely performed even when the PLL lock frequency is increased is described in “Background”. This is the same as the technical contents described in “Technology”.
  • an oscillation limit control circuit 4 including an oscillation limit stop circuit 2 and a PLL lock detection circuit 3 is further added.
  • the oscillation limit stop circuit 2 can operate or stop the oscillation limit function of the oscillation limit circuit 1.
  • the PLL lock detection circuit 3 is a circuit for detecting whether or not the phase lock circuit is locked, and the lock detection result is output to the oscillation limit stop circuit 2.
  • the reference clock signal Fin and the output clock signal (frequency-divided clock signal) Fbak of the frequency divider circuit 64 have a constant frequency and phase difference. That is, the voltage controlled oscillation circuit 63 always outputs a clock signal having a constant frequency, and the voltage controlled oscillation circuit 63 does not output a clock signal that is so fast that the frequency dividing circuit 64 cannot operate. Therefore, as long as the phase lock circuit is locked, the oscillation limiting circuit 1 does not need to be operating.
  • the oscillation limit stop circuit 2 operates the oscillation limit circuit 1 as in the conventional case, and the voltage controlled oscillation circuit 63 By narrowing the oscillation frequency range, the frequency dividing circuit 64 is reliably operated.
  • the oscillation limit stop circuit 2 stops the oscillation limit circuit 1. As a result, the power consumption required for the oscillation limiting circuit 1 can be reduced.
  • a voltage-controlled oscillation circuit 63 includes an N-type transistor N1 that converts an analog voltage from the loop filter circuit 62 into an analog current Ic, two P-type transistors P1 and P2 that carry the analog current Ic,
  • the inverter ring 11 includes three stages.
  • the oscillation frequency can be made variable. Since the upper limit of the oscillation frequency is not limited as it is, the oscillation limiting circuit 1 is connected to the voltage controlled oscillation circuit 63.
  • a current mirror circuit 13 is generated by the N-type transistor N2 having the same amount of current as the analog current Ic of the voltage-controlled oscillation circuit 63, and is composed of two P-type transistors P3 and P4.
  • the current Ic is supplied from the P-type transistor P4.
  • the reference current Ilim is supplied from the current source 12, and the reference current Ilim is extracted from the N-type transistor N4 by the current mirror circuit 14 including two N-type transistors N3 and N4.
  • a current of a value (Ic ⁇ Ilim) flows through the N-type transistor N5 (at this time, when Ic ⁇ Ilim, the current flowing through the N-type transistor N5 becomes zero).
  • the current mirror circuit 15 composed of two N-type transistors N5 and N6 and the current mirror circuit 16 composed of two P-type transistors P5 and P6 cause a current of a value (Ic ⁇ Ilim) from the P-type transistor P6. Supplied.
  • the oscillation limit stop circuit 2 is composed of two N-type transistors N7 and N8.
  • One N-type transistor N7 is inserted into a current path capable of turning on / off the analog current Ic generated by the N-type transistor N2 of the oscillation limiting circuit 1.
  • the other N-type transistor N8 is inserted into a current path that can turn on / off the reference current Ilim generated by the current source 12.
  • the two N-type transistors N7 and N8 of the oscillation limit stop circuit 2 are controlled by the detection result LockOut of the PLL lock detection circuit 3.
  • LockOut H
  • the analog current Ic and the reference current Ilim are turned on.
  • LockOut L
  • the analog current Ic and the reference current Ilim are turned off.
  • the analog current Ic generated by the N-type transistor N2 of the oscillation limiting circuit 1 is turned off by the N-type transistor N7 of the oscillation limiting stop circuit 2
  • the analog current Ic supplied from the P-type transistor P4 of the current oscillation limiting circuit 1 is also turned off.
  • the amount of current (2 * Ic + Ilim) can be reduced in the locked state.
  • the PLL lock detection circuit 3 shown in FIG. 1 includes a phase comparator 20 and a phase signal holding circuit 21.
  • the phase comparator 20 includes an EXOR circuit 22, and the phase signal holding circuit 21 includes an inverter 23 and a D-type flip-flop circuit 24.
  • the EXOR circuit 22 receives the reference clock signal Fin and the output clock signal Fbak of the frequency divider circuit 64. When the two clock signals have the same phase, the EXOR circuit 22 outputs a Low signal, and the two clocks When the phases of the signals are different, a high signal corresponding to the phase difference is output.
  • FIG. 4 shows another specific circuit example of the PLL lock detection circuit 3.
  • the PLL lock detection circuit 3 'shown in FIG. 2 includes a phase comparator 20' and a phase signal holding circuit 21 '.
  • the phase comparator 20 ′ includes two D-type flip-flop circuits 25 and 26 and a NAND circuit 27.
  • the phase signal holding circuit 21 ′ includes the other two D-type flip-flop circuits 28 and 29 and an OR circuit 30.
  • the phase comparator 20 ' is a phase comparator that outputs three states.
  • the output Q1 of one D-type flip-flop circuit 25 becomes High
  • the output clock signal Fbak of the frequency divider circuit 64 is input
  • the output of the other D-type flip-flop circuit 26 The output Q2 becomes High.
  • both the outputs Q1 and Q2 become High
  • the output of the NAND circuit 27 becomes Low
  • the two D-type flip-flop circuits 25 and 26 are reset, and both the outputs Q1 and Q2 become Low.
  • the two D-type flip-flop circuits 28 and 29 and the OR circuit 30 hold the two signals Q 1 and Q 2 of the phase comparator 20 ′ and go to the oscillation limit stop circuit 2. This circuit outputs a lock signal.
  • phase comparators 20 and 20 ′ built in the PLL lock detection circuits 3 and 3 ′ can be shared with the phase comparison circuit 60 of FIG. 1 as shown in FIG. 5.
  • the phase comparators 20 and 20 ' it can be manufactured at low cost and the chip area at the time of manufacturing can be reduced.
  • the current consumption can be reduced when the phase lock circuit is in the locked state, and the frequency of the voltage controlled oscillation circuit 63 is limited when the phase lock circuit is not in the locked state. Thus, it is possible to reliably shift to the locked state.
  • FIG. 6 is a circuit diagram of a phase lock circuit according to the second embodiment of the present invention.
  • the phase lock circuit shown in FIG. 1 includes a reference clock input terminal 200, an output clock terminal 300, a phase comparison circuit 60, a charge pump circuit 61, a loop filter circuit 62, a voltage control oscillation circuit 63, a frequency division circuit 64, and an oscillation limiting circuit 1. And an oscillation limit control circuit 32 including an oscillation limit stop circuit 2 and a frequency ratio detection circuit 31.
  • the PLL lock detection circuit 3 constituted by the phase comparator 20 and the phase signal holding circuit 21 in the first embodiment is replaced with a frequency ratio detection circuit 31.
  • the frequency ratio detection circuit 31 is a circuit that detects whether the frequency ratio between the reference clock signal Fin at the reference clock input terminal 200 and the output clock signal Fout at the output clock terminal 300 is the same as the frequency division ratio of the frequency divider circuit 64. The frequency ratio detection result is output to the oscillation limit stop circuit 2.
  • the frequency ratio detection circuit 31 includes, for example, a frequency counter (counter circuit) 33 and a coincidence detection circuit 34.
  • the frequency counter 33 starts counting the number of high edges of the output clock signal Fout from the high edge of the reference clock signal Fin.
  • the count value is output to the coincidence detection circuit 34, and it is determined whether or not the coincidence detection circuit 34 is the same as the frequency division number (frequency conversion ratio). Is sent to the oscillation limit stop circuit 2.
  • the oscillation limit stop circuit 2 determines that the PLL is locked and stops the function of the oscillation limit circuit 1. If the count value of the frequency counter 33 is different from the frequency division number, it is determined that the PLL lock state is not established, and the function of the oscillation limiting circuit 1 is validated.
  • FIG. 8 is a circuit diagram of a phase lock circuit according to the third embodiment of the present invention.
  • the phase lock circuit shown in FIG. 1 includes a reference clock input terminal 200, an output clock terminal 300, a phase comparison circuit 60, a charge pump circuit 61, a loop filter circuit 62, a voltage control oscillation circuit 63, a frequency division circuit 64, and an oscillation limiting circuit 1. And an oscillation limit control circuit 41 including an oscillation limit stop circuit 2 and a signal generation circuit 40 for a certain period.
  • the PLL lock detection circuit 3 constituted by the phase comparator 20 and the phase signal holding circuit 21 in the first embodiment is replaced with a signal generation circuit 40 for a certain period.
  • the fixed period signal generation circuit 40 is a circuit that generates a signal indicating whether or not a fixed period after the PLL is started, and the fixed period signal is output to the oscillation limit stop circuit 2.
  • the generation of the signal for a certain period can be realized by the frequency counter 42 and the D-type flip-flop circuit 43, for example.
  • the D flip-flop circuit 43 is reset to Low before the PLL is started.
  • the frequency counter 42 operated by the reference clock signal Fin counts the number of High edges of the reference clock signal Fin.
  • the D-type flip-flop circuit 43 has a High edge (a constant level).
  • Period signal) and the D-type flip-flop circuit 43 is set to High.
  • the phase lock circuit When using a clock signal with a stable frequency such as a crystal oscillator as the reference clock signal Fin, the phase lock circuit will not be unlocked once locked. Therefore, if the count value of the frequency counter 42 is set to a value corresponding to a time sufficiently longer than the elapsed time necessary for locking after the PLL is started, the voltage is not changed in the time zone when the PLL is not locked after the PLL is started. It is possible to limit the frequency of the control oscillation circuit 63 to surely shift to the locked state, and when the frequency counter 42 finishes counting, power consumption can be reduced.
  • FIG. 9 is a circuit diagram of a phase lock circuit according to the fourth embodiment of the present invention.
  • the phase lock circuit shown in FIG. 1 includes a reference clock input terminal 200, an output clock terminal 300, a phase comparison circuit 60, a charge pump circuit 61, a loop filter circuit 62, a voltage control oscillation circuit 63, a frequency division circuit 64, and an oscillation limiting circuit 1. And an oscillation limit control circuit 51 including an oscillation limit stop circuit 2 and a two-state signal generation circuit 50.
  • the PLL lock detection circuit 3 constituted by the phase comparator 20 and the phase signal holding circuit 21 in the first embodiment is replaced with a two-state signal generation circuit 50.
  • the two-state signal generation circuit 50 is a circuit that generates an intermittent signal that alternately changes between a high level and a low level, and the intermittent signal is output to the oscillation limit stop circuit 2.
  • the two-state signal generation circuit 50 can be realized by a frequency divider 52 that divides the reference clock signal Fin, for example.
  • the oscillation limit stop circuit 2 is controlled by using the output signal of the frequency divider 52, that is, a signal having a frequency sufficiently slower than the reference clock signal Fin as an intermittent signal, and the function of the oscillation limit circuit 1 is periodically turned ON / OFF. .
  • the function of the oscillation limiting circuit 1 When the function of the oscillation limiting circuit 1 is in the ON state (for example, when the intermittent signal is in the high level state 1), the oscillation frequency range of the voltage controlled oscillation circuit 63 is limited, and the frequency divider circuit 64 is in any operating environment. It is possible to operate even under, and the PLL can normally shift to the locked state. However, at this time, power consumption is not reduced.
  • the function of the oscillation limiting circuit 1 is in the off state (for example, when the intermittent signal is in the low level state 2), the power consumption can be reduced. However, in this state, since the oscillation frequency range of the voltage controlled oscillation circuit 63 is not limited, it is not guaranteed that the PLL shifts to the locked state. However, when the function of the oscillation limiting circuit 1 is turned on next time, the PLL can shift to the locked state, and the PLL finally becomes a normal lock operation.
  • the effect of reducing the power consumption is determined by the ON / OFF ratio of the function of the oscillation limiting circuit 1, and when the ON and OFF periods are the same, the power reduction effect is about half.
  • this embodiment is inferior to the power reduction effect in the first to third embodiments, but can be realized with a simple circuit.
  • phase lock circuit according to the present invention is useful as a technique for reducing the power consumption of a phase lock circuit incorporated in a system LSI that requires a high-speed clock signal.

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

　高速クロック信号を出力する位相ロック回路において、位相比較回路６０、チャージポンプ回路６１、ループフィルタ回路６２、電圧制御発振回路６３、分周回路６４及び発振制限回路１を備える。前記発振制限回路１は、前記電圧制御発振回路６３の発振周波数の範囲を制限する。発振制限コントロール回路４は、本位相ロック回路が非定常状態にあるときには、前記発振制限回路１の機能を有効にし、一方、本位相ロック回路が定常状態にあるときには、発振制限回路１の機能を停止させて、消費電力を低減する。従って、確実な位相ロックが実現されると共に、位相ロック状態での消費電流が有効に削減される。

Description

位相ロック回路
　高速処理回路向けの高速クロック信号を生成する位相ロック回路に関し、詳しくは、確実にロック動作を行いながら、ロック動作中に消費電流を低減する技術に関する。
　一般に、半導体集積回路においては、演算処理を行うデジタル回路にクロック信号が必要である。デジタル回路で使用されるクロック信号は、年々、周波数が高くなってきており、半導体集積回路の外部から高周波のクロック信号を入力することは困難である。そのため、一般的には、水晶発振器などにより、基準となる低い周波数のクロック信号を生成し、半導体集積回路の内部に位相ロック回路（ＰＬＬ）を搭載して、その低周波のクロック信号から高周波のクロック信号を生成して、デジタル回路へクロック信号を供給する構成が採用される。
　一般的なＰＬＬの回路構成を図１０に示す。
　同図のＰＬＬは、参照クロック入力端子２００、出力クロック端子３００、位相比較回路６０、チャージポンプ回路６１、ループフィルタ回路６２、電圧制御発振回路６３、分周回路６４、及び発振制限回路７０から構成される。
　同図のＰＬＬでは、基準となる低い周波数を持つ参照クロック信号は参照クロック入力端子２００から入力される。位相比較回路６０は、参照クロック信号Ｆｉｎと分周回路６４の出力クロック信号との位相差情報（位相差信号）を出力する。チャージポンプ回路６１は前記位相差情報をアナログ信号に変換する。ループフィルタ回路６２は前記チャージポンプ回路６１から出力される位相差アナログ信号を平滑化し、その位相差アナログ電圧信号を電圧制御発振回路６３に出力する。電圧制御発振回路６３は、前記入力された位相差アナログ電圧に応じて予め定められた周波数のクロック信号を出力し、出力クロック端子３００と分周回路６４へそのクロック信号を供給する。前記分周回路６４は、電圧制御発振回路６３で生成されたクロック信号を分周して周波数を変換して位相比較回路６０へ出力する。このような構成により、出力クロック端子３００からは、参照クロック信号Ｆｉｎの周波数に対して分周回路６４の分周数を乗算した周波数のクロック信号が出力される。
　ＰＬＬの設計に当たっては、製造ばらつきや動作環境変動（例えば、温度変動や電源電圧変動）があっても、ＰＬＬが所望の出力周波数でロックできるように電圧制御発振回路６３は充分に広い周波数で発振できることが求められる。また、分周回路６４は電圧制御発振回路６３の全ての発振周波数範囲で動作することが求められる。このとき、分周回路６４の設計容易度を上げるために、発振制限回路７０を搭載し、電圧制御発振回路６３から出力される発振周波数の範囲を制限し、分周回路６４が動作できないほど高い周波数のクロック信号を電圧制御発振回路６３が出力することを抑制させることがある。
　図１１は、前記発振制限回路７０の有無による電圧制御発振回路６３の特性の相違を示す。同図において、破線は発振制限回路７０がない場合の特性例であり、実線が発振制限回路７０がある場合の特性例である。横軸の電圧制御発振回路の入力電圧が大きくなるに従い、縦軸の発振周波数は途中までは破線と実線は同じ特性になる。しかし、ある点から破線（発振制限回路７０がない場合）はそのまま発振周波数が上昇して行くのに比べて、実線（発振制限回路７０がある場合）は周波数が一定となる。
　前記発振制限回路７０の従来例としては、次に述べるような回路が存在する。電圧制御発振回路６３へ入力されたアナログ電圧をアナログ電流に変換し、このアナログ電流によって発振ループ（例えば、インバータチェイン等）の発振振幅を変更することによって発振周波数を変更する電圧制御発振回路においては、発振制限回路は、例えば、アナログ電流が予め定められた基準電流以上になった場合に、アナログ電流の上昇を抑制する回路を付加することによって実現される（例えば、特許文献１第４図～第１０図参照）。
　また、発振制限回路７０は、電圧制御発振回路６３の入力電圧をモニターする回路を設け、電圧制御発振回路６３の入力電圧が定められた範囲外にある場合には、電圧制御発振回路６３の動作を制限することによって実現される（例えば、特許文献２第１図参照）。
特開２００７－４９２７７号公報（第４図～第１０図） 特開平７－２６４０６１号公報（第１図）
　前記図１０に示した従来の位相ロック回路では、発振制限回路７０によって電圧制御発振回路６３の発振周波数範囲を狭くすることによって分周回路６４の設計容易度を高め、ＰＬＬロック周波数が高くなっても確実にロックするＰＬＬを実現することが可能になる。
　しかしながら、ロック状態になると、電圧制御発振回路６３は一定の周波数のクロック信号を出し続けることになり、電圧制御発振回路６３の発振周波数範囲を狭くする必要がなくなる。それにも関わらず、ロック状態でも発振制限回路７０は動作をし続け、無駄に電力を消費していることが判った。
　例えば、特許文献１の図７の発振制限回路は、ロック状態では不要な機能にも関わらず、電流Ｉｃや電流Ｉｌｉｍを流し続けている。また、特許文献２の図１の電圧検出回路も、ロック状態では不要な機能にも関わらず、電圧検出をし続けている。
　本発明は、前記問題を解決するものであり、その目的は、ＰＬＬロック周波数が高くなっても確実にロックするＰＬＬの設計容易度を高めながら、同時に、ＰＬＬ起動後の大部分の時間を占めるＰＬＬロック状態での消費電流を低減することにある。
　前記目的を達成するため、本発明では、発振制限回路を備えた位相ロック回路において、ＰＬＬロック後はその発振制限回路の動作を停止させる構成を採用する。
　具体的に、請求項１記載の発明の位相ロック回路は、参照クロック信号と分周クロック信号とが入力され、前記参照クロック信号と前記分周クロック信号との間の位相差を示す位相差信号を出力する位相比較回路と、前記位相比較回路と接続され、前記位相差信号をアナログ信号に変換して位相差アナログ信号として出力するチャージポンプ回路と、前記チャージポンプ回路と接続され、前記位相差アナログ信号を平滑化してアナログ電圧信号を出力するループフィルタ回路と、前記ループフィルタ回路と接続され、前記アナログ電圧信号をクロック信号に変換して出力する電圧制御発振回路と、前記電圧制御発振回路から出力されたクロック信号の周波数を変換して、その周波数変換後のクロック信号を前記分周クロック信号として前記位相比較回路に出力する分周回路とを備え、前記電圧制御発振回路から出力されたクロック信号が位相ロック回路の出力端子から出力される位相ロック回路において、前記電圧制御発振回路の発振周波数の範囲を制限する発振制限回路と、位相ロック回路が非定常状態にあるときには前記発振制限回路の機能を有効にする一方、位相ロック回路が定常状態にあるときには前記発振制限回路の機能を停止させる発振制限コントロール回路とを備えることを特徴とする。
　請求項２記載の発明は、前記請求項１記載の位相ロック回路において、前記発振制限コントロール回路は、位相ロック回路がロック状態にあるか否かを検出するＰＬＬロック検出回路と、前記ＰＬＬロック検出回路がロック状態と判断したときに前記発振制限回路の機能を停止させる発振制限停止回路とを備えることを特徴とする。
　請求項３記載の発明は、前記請求項２記載の位相ロック回路において、前記ＰＬＬロック検出回路は、前記参照クロック信号と前記分周クロック信号との位相比較を行う位相比較器と、前記位相比較器の出力情報を保持する位相信号保持回路とを備えることを特徴とする。
　請求項４記載の発明は、前記請求項３記載の位相ロック回路において、前記ＰＬＬロック検出回路に備える位相比較器は、前記位相ロック回路に備える位相比較回路と共用されることを特徴とする。
　請求項５記載の発明は、前記請求項１記載の位相ロック回路において、前記発振制限コントロール回路は、前記参照クロック信号の周波数と前記出力端子から出力されるクロック信号の周波数との間の周波数比率を検出する周波数比率検出回路と、前記周波数比率検出回路が一定周波数比率状態を検出したとき、前記発振制限回路の機能を停止させる発振制限停止回路とを有することを特徴とする。
　請求項６記載の発明は、前記請求項５記載の位相ロック回路において、前記周波数比率検出回路は、前記参照クロック信号の１サイクルの期間に前記出力端子から出力されるクロック信号のクロック数をカウントするカウンタ回路と、前記カウンタ回路のカウント値が前記分周回路の周波数変換比と一致することを検出する一致検出回路とを備えることを特徴とする。
　請求項７記載の発明は、前記請求項１記載の位相ロック回路において、前記発振制限コントロール回路は、位相ロック回路の起動後から一定期間が経過したことを検出する一定期間信号生成回路と、前記一定期間信号生成回路が一定期間経過していない状態と判断したとき、前記発振制限回路の機能を動作させ、前記一定期間信号生成回路が一定期間経過した状態と判断したとき、前記発振制限回路の機能を停止させる発振制限停止回路とを備えることを特徴とする。
　請求項８記載の発明は、前記請求項１記載の位相ロック回路において、前記発振制限コントロール回路は、状態１と状態２との各々の状態の信号を交互に出力する２状態信号生成回路と、前記２状態信号生成回路が状態１の信号を生成しているときに、前記発振制限回路の機能を動作させ、前記２状態信号生成回路が状態２の信号を生成しているとき、前記発振制限回路の機能を停止させる発振制限停止回路とを備えることを特徴とする。
　以上により、請求項１～８記載の発明では、位相ロック回路が非定常状態にあるときには、発振制限回路によって電圧制御発振回路の発振周波数範囲が制限されるので、分周回路は如何なる動作環境下でも動作する。一方、位相ロック回路が定常状態にあるときには、発振制限コントロール回路が発振制限回路の機能を停止させるので、消費電力の低減が可能となる。
　特に、請求項２記載の発明では、位相ロック回路がロック状態でないときには、発振制限回路によって電圧制御発振回路の発振周波数範囲が制限されるので、分周回路は如何なる動作環境下でも動作し、一方、位相ロック回路がロック状態にあるときには、発振制限コントロール回路が発振制限回路の機能を停止させるので、消費電力の低減が可能となる。
　また、請求項３記載の発明では、位相ロック回路のロック状態を確実に検出して、検出情報を保持することが可能となる。
　特に、請求項４記載の発明では、ＰＬＬロック検出回路に位相比較器を設ける必要がないので、低価格化及び省面積化が可能である。
　更に、請求項５記載の発明では、周波数比率検出回路によって、出力端子から出力されるクロックが所望の周波数を出力していない状態が検出されているときには、発振制限回路によって電圧制御発振回路の発振周波数範囲が制限されるので、分周回路は如何なる動作環境下でも動作し、一方、出力端子から出力されるクロックが所望の周波数を出力している状態が検出されているときには、発振制限コントロール回路が発振制限回路の機能を停止させるので、消費電力の低減が可能となる。
　加えて、請求項６記載の発明では、位相ロック回路の出力クロック信号の周波数の状態を確実に検出することが可能となる。
　また、請求項７記載の発明では、参照クロック信号として水晶発振器などの周波数が安定したクロック信号を使用する場合には、位相ロック回路は一度ロックするとロックが外れることはない。そのため、一定期間信号生成回路によって、ＰＬＬ起動後、ロックに必要な時間より充分大きい一定時間内かどうかを判断する信号を生成し、その一定時間内である場合には、電圧制御発振回路の発振周波数範囲が制限されて、分周回路は如何なる動作環境下でも動作し、一方、前記一定時間後の状態では、発振制限コントロール回路が発振制限回路の機能を停止させるので、消費電力の低減が可能となる。
　更に、請求項８記載の発明では、状態１のときには発振制限回路の機能が動作しているので、電圧制御発振回路の発振周波数範囲が制限されて、分周回路は如何なる動作環境下でも動作できて、位相ロック回路は正常にロックすることが可能となる。一方、状態２のときには、発振制限コントロール回路が発振制限回路の機能を停止させるので、消費電力の低減が可能となる。但し、状態２では、分周回路が動作しない可能性があって、位相ロック回路が誤動作する可能性があるが、状態１と状態２とが交互に発生するので、状態２のときに位相ロック回路が誤動作しても、次の状態１のときに電圧制御発振回路の発振周波数範囲が制限されて分周回路が動作を開始して、位相ロック回路が正常ロック状態へと移行することが可能となる。また、発振制限回路が間欠的に動作するので、平均すると、消費電流の低減が可能である。
　以上説明したように、本発明の位相ロック回路によれば、ＰＬＬロック周波数が高くなっても確実にロックする位相ロック回路の設計容易度を高めながら、同時に、位相ロック回路の起動後の大部分の時間を占めるＰＬＬロック状態での消費電流を低減することが可能である。
図１は本発明の第１の実施形態における位相ロック回路の構成を示すブロック図である。 図２は同位相ロック回路に備える発振制限停止回路、発振制限回路及び電圧制御発振回路の具体例を示す図である。 図３は同位相ロック回路に備えるＰＬＬロック検出回路の第１の回路例を示す図である。 図４は同ＰＬＬロック検出回路の第２の回路例を示す図である。 図５は同ＰＬＬロック検出回路に備える位相比較器を本位相ロック回路に備える位相比較回路で共用した場合のブロック図である。 図６は本発明の第２の実施形態における位相ロック回路の構成を示す図である。 図７は同位相ロック回路に備える周波数比率検出回路の動作を説明する図である。 図８は本発明の第３の実施形態における位相ロック回路の構成を示す図である。 図９は本発明の第４の実施形態における位相ロック回路の構成を示す図である。 図１０は従来の位相ロック回路を示す図である。 図１１は発振制限回路の動作を説明するための、電圧制御発振回路の入力電圧―発振周波数の特性例を示す図である。
　以下、本発明の実施形態を図面に基づいて説明する。
　（第１の実施形態）
　図１は本実施形態における位相ロック回路の回路図である。
　同図において、位相ロック回路は、参照クロック入力端子２００、出力クロック端子３００、位相比較回路６０、チャージポンプ回路６１、ループフィルタ回路６２、電圧制御発振回路６３、分周回路６４、発振制限回路１を備えると共に、発振制限停止回路２及びＰＬＬロック検出回路３とにより構成される発振制限コントロール回路４を備える。
　この位相ロック回路が、参照クロック入力端子２００の参照クロック信号Ｆｉｎに対して分周回路６４の分周数を乗算した周波数のクロック信号を出力クロック端子３００から出力する動作をする点、及び、発振制御回路１が電圧制御発振回路６３の発振周波数範囲を狭くすることによって分周回路６４の設計容易度を高めて、ＰＬＬロック周波数が高くなっても確実にロック動作する点については、前記「背景技術」で説明した技術内容と同じである。
　本実施形態では、更に、発振制限停止回路２及びＰＬＬロック検出回路３とにより構成された発振制限コントロール回路４が追加される。前記発振制限停止回路２は、発振制限回路１の発振制限機能を動作させたり停止させたりすることができる。また、ＰＬＬロック検出回路３は、本位相ロック回路がロックしているか否かを検出するための回路であり、そのロック検出結果は発振制限停止回路２へ出力される。
　ここで、本位相ロック回路がロックして正常動作状態に入ると、参照クロック信号Ｆｉｎと分周回路６４の出力クロック信号（分周クロック信号）Ｆｂａｋとは、周波数と位相差が一定になる。つまり、電圧制御発振回路６３は常に一定の周波数のクロック信号を出している状態であり、分周回路６４が動作できないほど高速なクロック信号を電圧制御発振回路６３が出力することはない。従って、本位相ロック回路がロックしている限りにおいては、発振制限回路１が動作している必要はない。
　そこで、位相ロック回路の非定常状態、具体的にはＰＬＬロック検出回路３がロック状態と判定しないときには、従来と同様に発振制限停止回路２は発振制限回路１を動作させ、電圧制御発振回路６３の発振周波数範囲を狭くして分周回路６４を確実に動作させる。しかし、ＰＬＬロック検出回路３がロック状態を判定したときには、発振制限停止回路２は発振制限回路１を停止させる。このことにより、発振制限回路１に必要な消費電力を削減することが可能となる。
　より具体的に、前記発振制限停止回路２、発振制限回路１及び電圧制御発振回路６３の構成例を図２に示す。
　同図において、電圧制御発振回路６３は、ループフィルタ回路６２からのアナログ電圧をアナログ電流Ｉｃに変換するＮ型トランジスタＮ１と、そのアナログ電流Ｉｃをカレントする２個のＰ型トランジスタＰ１、Ｐ２と、例えば３段のインバータリング１１とにより構成される。ループフィルタ回路６２からのアナログ電圧が変動すると、アナログ電流Ｉｃの電流量が変動し、インバータリング１１の発振振幅が変動する。これによって発振周波数を可変にすることができる。このままでは発振周波数の上限が制限されないため、発振制限回路１が電圧制御発振回路６３に接続される。同図の発振制限回路１は、５個のＮ型トランジスタＮ２～Ｎ６と、４個のＰ型トランジスタＰ３～Ｐ６と、電流源１２とにより構成される。同図の発振制限回路１では、電圧制御発振回路６３のアナログ電流Ｉｃと同じ電流量の電流がＮ型トランジスタＮ２で生成され、２個のＰ型トランジスタＰ３、Ｐ４で構成されるカレントミラー回路１３によってＰ型トランジスタＰ４から電流Ｉｃが供給される。電流源１２から基準電流Ｉｌｉｍが供給され、２個のＮ型トランジスタＮ３、Ｎ４で構成されるカレントミラー回路１４によってＮ型トランジスタＮ４から基準電流Ｉｌｉｍが引き抜かれる。よって、Ｎ型トランジスタＮ５には値（Ｉｃ－Ｉｌｉｍ）の電流が流れる（このとき、Ｉｃ＜Ｉｌｉｍの場合にはＮ型トランジスタＮ５に流れる電流はゼロになる）。２個のＮ型トランジスタＮ５、Ｎ６で構成されるカレントミラー回路１５及び２個のＰ型トランジスタＰ５、Ｐ６で構成されるカレントミラー回路１６によってＰ型トランジスタＰ６から値（Ｉｃ－Ｉｌｉｍ）の電流が供給される。この結果、Ｉｃ＞Ｉｌｉｍの条件下では、電圧制御発振回路６３の２個のＰ型トランジスタＰ１、Ｐ２にＩｃ－（Ｉｃ－Ｉｌｉｍ）＝Ｉｌｉｍの一定電流が流れることになり、ループフィルタ回路６２からのアナログ電圧に依存しない発振周波数となる。
　図２において、発振制限停止回路２は、２個のＮ型トランジスタＮ７、Ｎ８で構成される。一方のＮ型トランジスタＮ７は、発振制限回路１のＮ型トランジスタＮ２で生成されるアナログ電流ＩｃをＯＮ／ＯＦＦできる電流パスに挿入される。同様に、他方のＮ型トランジスタＮ８は、電流源１２で生成される基準電流ＩｌｉｍをＯＮ／ＯＦＦできる電流パスに挿入される。
　前記発振制限停止回路２の２個のＮ型トランジスタＮ７及びＮ８は、ＰＬＬロック検出回路３の検出結果ＬｏｃｋＯｕｔにより制御される。ロック状態が検出されなかったとき（例えば、ＬｏｃｋＯｕｔ＝Ｈのとき）に、アナログ電流Ｉｃ及び基準電流ＩｌｉｍをＯＮする。逆に、ロック状態が検出されたとき（例えば、ＬｏｃｋＯｕｔ＝Ｌのとき）にアナログ電流Ｉｃ及び基準電流ＩｌｉｍをＯＦＦする。発振制限回路１のＮ型トランジスタＮ２で生成されるアナログ電流Ｉｃを発振制限停止回路２のＮ型トランジスタＮ７でＯＦＦすると、カレント先の発振制限回路１のＰ型トランジスタＰ４から供給されるアナログ電流ＩｃもＯＦＦされる。その結果として、電流量（２＊Ｉｃ＋Ｉｌｉｍ）がロック状態時に削減することが可能となる。
　次に、ＰＬＬロック検出回路３の具体例を図３に示す。
　同図のＰＬＬロック検出回路３は、位相比較器２０と位相信号保持回路２１とにより構成される。前記位相比較器２０はＥＸＯＲ回路２２で構成され、前記位相信号保持回路２１はインバータ２３とＤ型フリップフロップ回路２４とで構成される。前記ＥＸＯＲ回路２２には、参照クロック信号Ｆｉｎと分周回路６４の出力クロック信号Ｆｂａｋとが入力され、この２つのクロック信号の位相が同じときにはＥＸＯＲ回路２２からＬｏｗ信号が出力され、この２つのクロック信号の位相が異なる場合には位相差に応じたＨｉｇｈ信号が出力される。ＥＸＯＲ回路２２の出力信号を、参照クロック信号Ｆｉｎの反転クロック信号のタイミングでＤ型フリップフロップ回路２４に取り込むことにより、前記２つのクロック信号の位相がほぼ同じ状態のとき、即ち、ＰＬＬロック状態であるときにＬｏｗ信号を出力できる。また、本位相ロック回路がロックしていないときは、前記２つのクロック信号の位相差が大きく発生する状態にもなり、ＥＸＯＲ回路２２からＨｉｇｈ信号を出力できる。
　前記ＰＬＬロック検出回路３の別の具体回路例を図４に示す。
　同図のＰＬＬロック検出回路３’では、位相比較器２０’と位相信号保持回路２１’とにより構成される。前記位相比較器２０’は２個のＤ型フリップフロップ回路２５、２６とＮＡＮＤ回路２７とを備え、位相信号保持回路２１’は他の２個のＤ型フリップフロップ回路２８、２９とＯＲ回路３０を有する。
　前記位相比較器２０’は、３状態を出力する位相比較器である。参照クロック信号Ｆｉｎが入力されると、一方のＤ型フリップフロップ回路２５の出力Ｑ１はＨｉｇｈになり、分周回路６４の出力クロック信号Ｆｂａｋが入力されると、他方のＤ型フリップフロップ回路２６の出力Ｑ２がＨｉｇｈになる。前記両出力Ｑ１、Ｑ２が共にＨｉｇｈになると、ＮＡＮＤ回路２７の出力がＬｏｗになり、２個のＤ型フリップフロップ回路２５、２６がリセットされて、その両出力Ｑ１、Ｑ２が共にＬｏｗになる。従って、前記２個のＤ型フリップフロップ回路２５、２６の出力Ｑ１、Ｑ２が、Ｑ１＝Ｑ２＝Ｌｏｗならば、周波数が同じで位相がほぼ同じ状態、一方、Ｑ１＝Ｈｉｇｈ、Ｑ２＝Ｌｏｗならば、参照クロック信号Ｆｉｎの周波数が速くて位相が大きく異なる状態、また、Ｑ１＝Ｌｏｗ、Ｑ２＝Ｈｉｇｈならば、分周回路６４の出力クロック信号Ｆｂａｋの周波数が速くて位相が大きく異なる状態となる。
　また、位相信号保持回路２１’において、２個のＤ型フリップフロップ回路２８、２９及びＯＲ回路３０は、前記位相比較器２０’の２つの信号Ｑ１、Ｑ２を保持し、発振制限停止回路２へロック信号を出力する回路である。２つのＤ型フリップフロップ回路２８、２９は位相比較器２０’の２つの出力Ｑ１、Ｑ２の信号を保持して、Ｑ１＝Ｑ２＝Ｌｏｗならば、ＰＬＬロック状態であると判断して、ＯＲ回路３０からＬｏｗ信号を出力し、それ以外ならば、ＰＬＬロック状態でないと判断して、ＯＲ回路３０からＨｉｇｈ信号を出力する。
　尚、前記ＰＬＬロック検出回路３、３’に内蔵される位相比較器２０、２０’は、図５に示すように、図１の位相比較回路６０と共用化することも可能である。このように、位相比較器２０、２０’を共用化することによって安価に製造できると共に、製造時のチップ面積を小さくすることが可能になる。
　本実施形態では、以上の構成により、本位相ロック回路がロック状態にあるときには、消費電流の低減を実現できると共に、本位相ロック回路がロック状態にないときには、電圧制御発振回路６３の周波数を制限して、確実にロック状態に移行することが可能となる。
　（第２の実施形態）
　図６は本発明の第２の実施形態における位相ロック回路の回路図である。
　同図の位相ロック回路は、参照クロック入力端子２００、出力クロック端子３００、位相比較回路６０、チャージポンプ回路６１、ループフィルタ回路６２、電圧制御発振回路６３、分周回路６４、発振制限回路１を備えると共に、発振制限停止回路２及び周波数比率検出回路３１で構成された発振制限コントロール回路３２を備える。
　本実施形態では、前記第１の実施形態において位相比較器２０及び位相信号保持回路２１で構成されたＰＬＬロック検出回路３を周波数比率検出回路３１へ置き換えたものである。
　前記周波数比率検出回路３１は、参照クロック入力端子２００の参照クロック信号Ｆｉｎと出力クロック端子３００の出力クロック信号Ｆｏｕｔとの周波数比率が分周回路６４の分周比と同じかどうかを検出する回路であり、その周波数比率検出結果は発振制限停止回路２へ出力される。
　前記周波数比率検出回路３１は、例えば、周波数カウンタ（カウンタ回路）３３と、一致検出回路３４とで構成される。この周波数比率検出回路３１の動作を図７によって説明する。周波数カウンタ３３は、参照クロック信号ＦｉｎのＨｉｇｈエッジから出力クロック信号ＦｏｕｔのＨｉｇｈエッジの数のカウントを始める。そして、参照クロック信号Ｆｉｎの次のＨｉｇｈエッジが来ると、カウント値を一致検出回路３４へ出力し、一致検出回路３４が分周数（周波数変換比）と同じかどうかを判別し、その判別結果は発振制限停止回路２に送られる。発振制限停止回路２は、周波数カウンタ３３のカウント値と分周数とが同じ一定周波数比率状態の場合は、ＰＬＬロック状態であると判断して、発振制限回路１の機能を停止させ、一方、周波数カウンタ３３のカウント値と分周数とが異なる場合には、ＰＬＬロック状態でないと判断して、発振制限回路１の機能を有効にする。
　以上の構成により、本実施形態では、本位相ロック回路がロック状態にあるときには消費電流の低減を実現できると共に、本位相ロック回路がロック状態にないときには電圧制御発振回路６３の出力クロック信号の周波数を制限して、確実にロック状態に移行することが可能となる。
　（第３の実施形態）
　図８は、本発明の第３の実施形態における位相ロック回路の回路図である。
　同図の位相ロック回路は、参照クロック入力端子２００、出力クロック端子３００、位相比較回路６０、チャージポンプ回路６１、ループフィルタ回路６２、電圧制御発振回路６３、分周回路６４、発振制限回路１を備えると共に、発振制限停止回路２及び一定期間信号生成回路４０で構成された発振制限コントロール回路４１を備える。
　本実施形態では、前記第１の実施形態において、位相比較器２０及び位相信号保持回路２１で構成されたＰＬＬロック検出回路３を、一定期間信号生成回路４０へ置き換えたものである。
　前記一定期間信号生成回路４０は、ＰＬＬ起動後の一定期間が経過しているか否かの信号を生成する回路であって、その一定期間信号は発振制限停止回路２へ出力される。前記一定期間信号の生成は、例えば周波数カウンタ４２とＤ型フリップフロップ回路４３とで実現できる。ＰＬＬ起動前に前記Ｄ型フリップフロップ回路４３はＬｏｗにリセットしておく。ＰＬＬ起動後、参照クロック信号Ｆｉｎで動作する周波数カウンタ４２で参照クロック信号ＦｉｎのＨｉｇｈエッジ数をカウントし、その定めた一定のカウント値に達すれば、前記Ｄ型フリップフロップ回路４３にＨｉｇｈエッジ（一定期間信号）を与えて、Ｄ型フリップフロップ回路４３をＨｉｇｈにセットする。発振制限停止回路２にＬｏｗ信号を入力したときに発振制限回路１の機能を有効にし、発振制限停止回路２にＨｉｇｈ信号を入力したときに発振制限回路１の機能を無効にして、発振制限回路１の消費電力を削減する。
　参照クロック信号Ｆｉｎに水晶発振器などの周波数が安定したクロック信号を使用する場合には、位相ロック回路は一度ロックするとロックが外れることはない。そのため、周波数カウンタ４２のカウント値を、ＰＬＬ起動後からロックに必要な経過時間よりも充分大きい時間に相当する値に設定しておけば、ＰＬＬ起動後にＰＬＬがロックしていない時間帯では、電圧制御発振回路６３の周波数を制限して、確実にロック状態に移行することが可能であって、周波数カウンタ４２がカウントを終了すれば、消費電力の低減が実現できる。
　（第４の実施形態）
　図９は本発明の第４の実施形態における位相ロック回路の回路図である。
　同図の位相ロック回路は、参照クロック入力端子２００、出力クロック端子３００、位相比較回路６０、チャージポンプ回路６１、ループフィルタ回路６２、電圧制御発振回路６３、分周回路６４、発振制限回路１を備えると共に、発振制限停止回路２及び２状態信号生成回路５０で構成された発振制限コントロール回路５１を有する。
　本実施形態では、前記第１の実施形態において、位相比較器２０及び位相信号保持回路２１で構成されたＰＬＬロック検出回路３を、２状態信号生成回路５０へ置き換えたものである。
　前記２状態信号生成回路５０は、ＨｉｇｈとＬｏｗレベルとに交互に変化する間欠信号を生成する回路であって、この間欠信号は発振制限停止回路２へ出力される。
　前記２状態信号生成回路５０は、例えば参照クロック信号Ｆｉｎを分周する分周器５２で実現できる。この分周器５２の出力信号、即ち、参照クロック信号Ｆｉｎよりも充分に遅い周波数の信号を間欠信号として発振制限停止回路２を制御し、発振制限回路１の機能を定期的にＯＮ／ＯＦＦする。
　発振制限回路１の機能がＯＮする状態のとき（例えば、間欠信号がＨｉｇｈレベルの状態１のとき）には、電圧制御発振回路６３の発振周波数範囲が制限され、分周回路６４が如何なる動作環境下でも動作できて、ＰＬＬが正常にロック状態へ移行することが可能となる。但し、このときは、消費電力は低減されない。一方、発振制限回路１の機能がＯＦＦする状態のとき（例えば、間欠信号がＬｏｗレベルの状態２のとき）には、消費電力の低減が実現できる。但し、この状態では電圧制御発振回路６３の発振周波数範囲が制限されていないため、ＰＬＬがロック状態へ移行することが保証されない。しかし、次に発振制限回路１の機能がＯＮすると、ＰＬＬがロック状態へ移行することが可能となり、ＰＬＬは最終的に正常なロック動作となる。
　本実施形態では、消費電力の低減効果は発振制限回路１の機能のＯＮ／ＯＦＦの比で決まり、そのＯＮとＯＦＦの期間が同一の場合には電力削減効果は約半分となる。
　従って、本実施形態では、前記第１～第３の実施形態での電力低減効果より劣るが、簡単な回路で実現可能である。
　以上説明したように、本発明に係る位相ロック回路は、高速クロック信号を必要とするシステムＬＳＩに内蔵される位相ロック回路の低電力化技術として有用である。
１　　　　　　　　　　　発振制限回路
２　　　　　　　　　　　発振制限停止回路
３　　　　　　　　　　　ＰＬＬロック検出回路
４　　　　　　　　　　　発振制限コントロール回路
Ｐ１～Ｐ６　　　　　　　　Ｐ型トランジスタ
Ｎ１～Ｎ６　　　　　　　　Ｎ型トランジスタ
１１　　　　　　　　　　 インバータリング
１２　　　　　　　　　　 電流源
１３～１６　　　　　　　　カレントミラー回路
２０、２０’　　　　　　　　位相比較器
２１、２１’　　　　　　　　位相信号保持回路
２２　　　　　　　　　　 ＥＸＯＲ回路
２３　　　　　　　　　　 インバータ
２４～２５、２６
　　　　 ２８、２９、４３　　Ｄ型フリップフロップ回路
３０　　　　　　　　　　 ＯＲ回路
３１　　　　　　　　　　 周波数比率検出回路
３２、４１、５１　　　　　　 発振制限コントロール回路
３３、４２　　　　　　　　 周波数カウンタ（カウンタ回路）
３４　　　　　　　　　　 一致検出回路
４０　　　　　　　　　　 一定期間信号生成回路
５０　　　　　　　　　　 ２状態信号生成回路
５２　　　　　　　　　　 分周器
２００　　　　　　　　　　参照クロック入力端子
３００　　　　　　　　　 出力クロック端子
Ｆｉｎ　　　　　　　　　 参照クロック信号
Ｆｏｕｔ　　　　　　　　 出力クロック信号
Ｆｂａｋ　　　　　　　　　 分周クロック信号
６０　　　　　　　　　 位相比較回路
６１　　　　　　　　　　チャージポンプ回路
６２　　　　　　　　　 ループフィルタ回路
６３　　　　　　　　　電圧制御発振回路
６４　　　　　　　　　 分周回路

Claims (8)

  1. 　参照クロック信号と分周クロック信号とが入力され、前記参照クロック信号と前記分周クロック信号との間の位相差を示す位相差信号を出力する位相比較回路と、
    　前記位相比較回路と接続され、前記位相差信号をアナログ信号に変換して位相差アナログ信号として出力するチャージポンプ回路と、
    　前記チャージポンプ回路と接続され、前記位相差アナログ信号を平滑化してアナログ電圧信号を出力するループフィルタ回路と、
    　前記ループフィルタ回路と接続され、前記アナログ電圧信号をクロック信号に変換して出力する電圧制御発振回路と、
    　前記電圧制御発振回路から出力されたクロック信号の周波数を変換して、その周波数変換後のクロック信号を前記分周クロック信号として前記位相比較回路に出力する分周回路とを備え、
    　前記電圧制御発振回路から出力されたクロック信号が位相ロック回路の出力端子から出力される位相ロック回路において、
    　前記電圧制御発振回路の発振周波数の範囲を制限する発振制限回路と、
    　位相ロック回路が非定常状態にあるときには前記発振制限回路の機能を有効にする一方、位相ロック回路が定常状態にあるときには前記発振制限回路の機能を停止させる発振制限コントロール回路とを備える
    　ことを特徴とする位相ロック回路。
  2. 　前記請求項１記載の位相ロック回路において、
    　前記発振制限コントロール回路は、
    　位相ロック回路がロック状態にあるか否かを検出するＰＬＬロック検出回路と、
    　前記ＰＬＬロック検出回路がロック状態と判断したときに前記発振制限回路の機能を停止させる発振制限停止回路とを備える
    　ことを特徴とする位相ロック回路。
  3. 　前記請求項２記載の位相ロック回路において、
    　前記ＰＬＬロック検出回路は、
    　前記参照クロック信号と前記分周クロック信号との位相比較を行う位相比較器と、
    　前記位相比較器の出力情報を保持する位相信号保持回路とを備える
    　ことを特徴とする位相ロック回路。
  4. 　前記請求項３記載の位相ロック回路において、
    　前記ＰＬＬロック検出回路に備える位相比較器は、
    　前記位相ロック回路に備える位相比較回路と共用される
    　ことを特徴とする位相ロック回路。
  5. 　前記請求項１記載の位相ロック回路において、
    　前記発振制限コントロール回路は、
    　前記参照クロック信号の周波数と前記出力端子から出力されるクロック信号の周波数との間の周波数比率を検出する周波数比率検出回路と、
    　前記周波数比率検出回路が一定周波数比率状態を検出したとき、前記発振制限回路の機能を停止させる発振制限停止回路とを有する
    　ことを特徴とする位相ロック回路。
  6. 　前記請求項５記載の位相ロック回路において、
    　前記周波数比率検出回路は、
    　前記参照クロック信号の１サイクルの期間に前記出力端子から出力されるクロック信号のクロック数をカウントするカウンタ回路と、
    　前記カウンタ回路のカウント値が前記分周回路の周波数変換比と一致することを検出する一致検出回路とを備える
    　ことを特徴とする位相ロック回路。
  7. 　前記請求項１記載の位相ロック回路において、
    　前記発振制限コントロール回路は、
    　位相ロック回路の起動後から一定期間が経過したことを検出する一定期間信号生成回路と、
    　前記一定期間信号生成回路が一定期間経過していない状態と判断したとき、前記発振制限回路の機能を動作させ、前記一定期間信号生成回路が一定期間経過した状態と判断したとき、前記発振制限回路の機能を停止させる発振制限停止回路とを備える
    　ことを特徴とする位相ロック回路。
  8. 　前記請求項１記載の位相ロック回路において、
    　前記発振制限コントロール回路は、
    　状態１と状態２との各々の状態の信号を交互に出力する２状態信号生成回路と、
    　前記２状態信号生成回路が状態１の信号を生成しているときに、前記発振制限回路の機能を動作させ、前記２状態信号生成回路が状態２の信号を生成しているとき、前記発振制限回路の機能を停止させる発振制限停止回路とを備える
    　ことを特徴とする位相ロック回路。
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