JP2013165390A - クロック発生回路 - Google Patents

Abstract

【課題】本来の位相同期回路を改造することなく、基準クロックが断状態になったとしても所要のクロックの発生を維持することができるクロック発生回路を提供する。
【解決手段】クロック発生回路１は、少なくとも一部がアナログ回路で構成されていて基準クロックＣＫ０に同期したクロックＣＫ１を出力するＰＬＬ回路１０と、基準クロックＣＫ０の断状態を検出する入力断検出回路２１と、基準クロックＣＫ０の断状態が入力断検出回路２１で検出された場合に、基準クロックＣＫ０が断状態になる直前の基準クロックＣＫ０を元にクロックＣＫ１に代えて出力させるべきクロックＣＫ２を生成するＡＤＰＬＬ回路２３とを備える。
【選択図】図１

Description

本発明は、所要のクロックを発生するクロック発生回路に関する。

クロック発生回路は、内部又は外部の基準クロックを元にして所要のクロックを発生する回路であり、高精度のクロックを発生するために位相同期回路（ＰＬＬ（Phase Locked Loop）回路）を備えるものが多い。周知の通り、ＰＬＬ回路は、位相比較器、ループフィルタ、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）等を備えており、基準クロックとＶＣＯの出力を分周したクロックとの位相を一致させるフィードバック制御を行って、安定したクロックを発生する回路である。

ＰＬＬ回路は、上述の通り、基準クロックとＶＣＯの出力を分周したクロックとの位相を一致させるフィードバック制御を行っているため、基準クロックが入力されなくなると（断状態になると）、周波数が安定しないクロックが発生する虞がある。そこで、基準クロックが断状態になったとしても精度の高いクロックの発生を維持させる機能（ホールドオーバー機能）付きＰＬＬ回路が案出されている。

上記のホールドオーバー機能付きＰＬＬ回路は、基準クロックの断状態を検出する検出回路及びＶＣＯに入力される制御信号の値（制御値）を記憶するメモリ等をＰＬＬ回路に追加することによって実現される。かかる回路は、基準クロックの断状態を検出回路で検出した場合に、メモリに記憶された制御値をアナログの制御信号に変換してＶＣＯに供給することによってクロックの発生を維持させる。尚、このようなホールドオーバー機能付きＰＬＬ回路の詳細については、例えば以下の特許文献１を参照されたい。

特開２００１−２３７６９４号公報

ところで、近年においては、消費電力の低減、コストの低減、実装面積の削減、高速化等を実現するために、集積回路は、様々な機能を１つの半導体チップに集積したＳｏＣ（System-on-a-Chip）として実現されることが多い。このような集積回路においては、開発効率を高めるべく、過去に開発を行った集積回路の一部を機能ブロック単位で再利用可能な形（ＩＰ（Intellectual Property：設計資産））にまとめ、このＩＰを他の集積回路の開発を行う場合にも流用するという設計手法が用いられることが多い。

上記のＩＰを利用すれば、集積回路に機能ブロックを実現することが容易になるものの、既存のＩＰに対して新たな機能を追加することは困難になる。上述したホールドオーバー機能付きＰＬＬ回路は、アナログ回路（ループフィルタ及びＶＣＯ）を有するＰＬＬ回路に対して検出回路及びメモリ等を追加することによって実現されるため、ＩＰを利用して実現されるＰＬＬ回路の改造が必要になってしまうという問題がある。

ここで、ＩＰを利用して実現されるＰＬＬ回路の外部に、ホールドオーバー機能を実現する構成（検出回路及びメモリ等）を付加すれば、ＰＬＬ回路の改造を回避できるとも考えられる。しかしながら、ＳｏＣの製造技術である標準ＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）プロセスの仕様から、ＩＰ以外の回路はＣＭＯＳディジタル回路に制限されることが多く、ＰＬＬの外部にアナログ回路（例えば、メモリに記憶された制御値をアナログの制御信号に変換するＤ／Ａコンバータ等）を付加するのは困難になる。すると、結局のところホールドオーバー機能付きＰＬＬ回路を実現するには、ＩＰを利用して実現されるＰＬＬ回路の改造が必要になってしまうという問題がある。

本発明は上記事情に鑑みてなされたものであり、本来の位相同期回路を改造することなく、基準クロックが断状態になったとしても所要のクロックの発生を維持することができるクロック発生回路を提供することを目的とする。

上記課題を解決するために、本発明のクロック発生回路は、少なくとも一部がアナログ回路で構成されていて基準クロック（ＣＫ０）に同期したクロック（ＣＫ１、ＣＫ）を出力する位相同期回路（１０）を備えるクロック発生回路（１〜３）において、前記基準クロックの断状態を検出する検出回路（２１、２１ａ）と、前記基準クロックの断状態が前記検出回路で検出された場合に、前記基準クロックが断状態になる直前の基準クロックを元に、前記クロックに代えて出力させるべき補助クロック（ＣＫ２）或いは前記基準クロックに代えて前記位相同期回路に入力させるべき補助基準クロック（ＣＫ３）を生成するディジタル付加回路（２３、４１）とを備えることを特徴としている。
この発明によると、基準クロックの断状態が検出回路で検出されると、基準クロックが断状態になる直前の基準クロックを元に補助クロックがディジタル付加回路で生成されて位相同期回路からのクロックに代えて出力され、或いは、基準クロックが断状態になる直前の基準クロックを元に補助基準クロックがディジタル付加回路で生成されて基準クロックに代えて位相同期回路に入力される。
また、本発明のクロック発生回路は、前記ディジタル付加回路が、前記基準クロックと前記補助クロックとを比較するディジタル比較器（３１）と、前記ディジタル比較器の比較結果に応じた制御値を求めるディジタル処理部（３２）と、前記ディジタル処理部で求められた制御値を取り込みつつ出力し、前記基準クロックの断状態が前記検出回路で検出された場合に前記制御値の取り込みを停止する記憶部（３３）と、前記記憶部からの前記制御値に基づいて前記補助クロックを発生するディジタル制御発振器（３４）とを備えることを特徴としている。
また、本発明のクロック発生回路は、前記ディジタル付加回路が、前記基準クロックと前記補助基準クロックとを比較するディジタル比較器（５１）と、前記ディジタル比較器の比較結果に応じた制御値を求めるディジタル処理部（５２）と、前記ディジタル処理部で求められた制御値を取り込みつつ出力し、前記基準クロックの断状態が前記検出回路で検出された場合に前記制御値の取り込みを停止する記憶部（５３）と、前記記憶部からの前記制御値に基づいて前記補助基準クロックを発生するディジタル制御発振器（５４）とを備えることを特徴としている。
また、本発明のクロック発生回路は、少なくとも前記基準クロックが前記ディジタル付加回路に入力されてから前記記憶部での取り込みが行われるまでの処理に要する時間だけ前記基準クロックを遅延させる遅延部（２２）を備えることを特徴としている。
また、本発明のクロック発生回路は、前記位相同期回路が、前記基準クロックの周波数を逓倍した周波数を有するクロックを出力する回路であり、前記検出回路が、前記基準クロックの断状態に加えて、前記基準クロックに対する前記クロックの逓倍数のずれを検出可能であることを特徴としている。
また、本発明のクロック発生回路は、前記検出回路が、前記位相同期回路から出力されるクロックを前記基準クロックに対する前記クロックの逓倍数まで計数するとともに、前記基準クロックによって計数値が初期化されるカウンタ（２１ａ）を備えることを特徴としている。

本発明によれば、基準クロックの断状態が検出回路で検出された場合に、基準クロックが断状態になる直前の基準クロックを元に補助クロックをディジタル付加回路で生成して位相同期回路からのクロックに代えて出力し、或いは、基準クロックが断状態になる直前の基準クロックを元に補助基準クロックをディジタル付加回路で生成して基準クロックに代えて位相同期回路に入力しているため、本来の位相同期回路を改造することなく、基準クロックが断状態になったとしても所要のクロックの発生を維持することができるという効果がある。

本発明の第１実施形態によるクロック発生回路の要部構成を示すブロック図である。 本発明の第１実施形態によるクロック発生回路が備えるＰＬＬ回路の内部構成を示すブロック図である。 本発明の第１実施形態によるクロック発生回路が備えるＤＣＯの内部構成を示すブロック図である。 本発明の第２実施形態によるクロック発生回路の要部構成を示すブロック図である。 本発明の第３実施形態によるクロック発生回路の要部構成を示すブロック図である。

以下、図面を参照して本発明の実施形態によるクロック発生回路について詳細に説明する。

〔第１実施形態〕
図１は、本発明の第１実施形態によるクロック発生回路の要部構成を示すブロック図である。図１に示す通り、本実施形態のクロック発生回路１は、ＰＬＬ回路１０（位相同期回路）とホールドオーバー回路２０とを備えており、外部から入力される基準クロックＣＫ０を元にして所要のクロックＣＫを発生する。尚、クロック発生回路１が発生するクロックＣＫは、基準クロックＣＫ０に同期し、基準クロックＣＫ０をｎ（ｎは１以上の数）逓倍したものであるとする。

ＰＬＬ回路１０は、少なくとも一部がアナログ回路で構成されていて基準クロックＣＫ０に同期したクロックＣＫ１を出力する。このＰＬＬ回路１０は、例えばＩＰ（Intellectual Property：設計資産）を用いた設計手法によって実現される。図２は、本発明の第１実施形態によるクロック発生回路が備えるＰＬＬ回路の内部構成を示すブロック図である。図２に示す通り、ＰＬＬ回路１０は、ＰＦＤ（Phase Frequency Detector：位相周波数比較器）１１、チャージポンプ１２、ローパスフィルタ１３、ＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）１４、及び分周器１５を備える。

ＰＦＤ１１は、ＰＬＬ回路１０に入力される基準クロックＣＫ０と分周器１５の出力（クロックＣＫ１をｎ分周したクロック）との位相或いは周波数を比較し、その比較結果を示す信号を出力する。チャージポンプ１２は、ＰＦＤ１１から出力される信号に応じた電流を出力する。ローパスフィルタ１３は、チャージポンプ１２から出力される電流に対するフィルタ処理を行ってＶＣＯ１４の制御に用いられる制御信号を出力する。ＶＣＯ１４は、ローパスフィルタ１３から出力される制御信号に応じた周波数を有するクロックＣＫ１を発生する。

分周器１５は、ＶＣＯ１５から出力されるクロックＣＫ１をｎ分周してＰＦＤ１１に出力する。つまり、ＰＬＬ回路１０は、ＶＣＯ１４から出力されるクロックＣＫ１をｎ分周したクロックを、ＰＦＤ１１にフィードバックすることによって、基準クロックＣＫ０に同期するとともに基準クロックＣＫ０をｎ逓倍したクロックＣＫ１を発生する。上記ＰＦＤ１１〜分周器１５のうち、少なくともローパスフィルタ１３及びＶＣＯ１４は、アナログ回路で実現される。

ホールドオーバー回路２０は、入力断検出回路２１（検出回路）、遅延部２２、ＡＤＰＬＬ回路（All Digital Phase Locked Loop 回路：完全ディジタル位相同期回路）２３（ディジタル付加回路）、及びマルチプレクサ２４を備えており、基準クロックＣＫ０が入力されなくなった（断状態になった）としてもクロックＣＫの発生を維持させるための回路である。入力断検出回路２１は、基準クロックＣＫ０の断状態を検出する回路であり、基準クロックＣＫ０の断状態を検出した場合には検出信号Ｄ１を出力する。

遅延部２２は、ＡＤＰＬＬ回路２３に入力される基準クロックＣＫ０（入力断検出回路２１介した基準クロックＣＫ０）を所定時間だけ遅延させる。具体的に、遅延部２２は、少なくとも基準クロックＣＫ０がＡＤＰＬＬ回路２３に入力されてからＡＤＰＬＬ回路２３の記憶部３３での取り込みが行われるまでの処理に要する時間だけ基準クロックＣＫ０を遅延させる。つまり、少なくとも図１に示すディジタルＰＦＤ３１及びディジタル処理部３２の処理に要する時間だけ基準クロックＣＫ０を遅延させる。この遅延部２２を設けるのは、基準クロックＣＫ０が断状態になった場合に、確実にクロックＣＫの発生が維持されるようにするためである。

ＡＤＰＬＬ回路２３は、ディジタルＰＦＤ３１（ディジタル比較器）、ディジタル処理部３２、記憶部３３、及びＤＣＯ（Digitally Controlled Oscillator：ディジタル制御発振器）３４を備えており、ＰＬＬ回路１０と同様に、遅延部２２を介して入力される基準クロックＣＫ０に同期するとともに基準クロックＣＫ０をｎ逓倍したクロックＣＫ２（補助クロック）を出力する。上記ディジタルＰＦＤ３１〜ＤＣＯ３４は、全てディジタル回路であり、例えばＳｏＣの製造技術である標準ＣＭＯＳプロセスによって形成されるＣＭＯＳディジタル回路で実現される。

ディジタルＰＦＤ３１は、遅延部２２を介して入力される基準クロックＣＫ０とＤＣＯ３４の出力（クロックＣＫ２）との位相或いは周波数を比較し、その比較結果を示す信号を出力する。具体的に、このディジタルＰＦＤ３１は、ＴＤＣ（Time to Digital Converter）回路とカウンタとを備えており、クロックＣＫ２と基準クロックＣＫ０との比の整数値をカウンタで計測するとともに、その比の少数点以下の値をＴＤＣ回路で計数することによって、基準クロックＣＫ０とクロックＣＫ２との位相或いは周波数の差を求める。このディジタルＰＦＤ３１は、いわば図２に示すＰＬＬ回路１０のＰＦＤ１１及び分周器１５の機能を兼ね備えたものである。

ディジタル処理部３２は、ディジタルＰＦＤ３１の比較結果に基づいて、ＤＣＯ３４を制御するための制御値を求める。記憶部３３は、ディジタル処理部３２で求められた制御値を取り込みつつ出力するメモリである。この記憶部３３は、入力断検出回路２１からの検出信号Ｄ１が入力された場合に、ディジタル処理部３２で求められた制御値の取り込みを中止し、最後に取り込みを行った制御値を出力し続ける。

ＤＣＯ３４は、記憶部３３からの制御値に基づいてクロックＣＫ２を発生する。図３は、本発明の第１実施形態によるクロック発生回路が備えるＤＣＯの内部構成を示すブロック図である。図３に示す通り、ＤＣＯ３４は、縦続接続された奇数個（図３に示す例では３個）のインバータ３４ａ〜３４ｃを備えており、最終段のインバータ３４ｃの出力が初段のインバータ３４ａに入力されることによってリングオシレータが構成されている。

インバータ３４ａの各々には、記憶部３３からの制御値Ｃ１が入力されており、この制御値Ｃ１によってインバータ３４ａ〜３４ｃの遅延時間が制御されることによって、ＤＣＯ３４から出力されるクロックＣＫ２の周波数が制御される。尚、ＤＣＯ３４から出力されるクロックＣＫ２は、図２に示すＰＬＬ回路１０のＶＣＯ１４から出力されるクロックＣＫ１よりも精度が低くジッタも大きいことが多い。

マルチプレクサ２４は、ＰＬＬ回路１０から出力されるクロックＣＫ１とＡＤＰＬＬ回路２３から出力されるクロックＣＫ２とを入力とし、これらクロックＣＫ１，ＣＫ２の何れか一方を出力する。具体的に、マルチプレクサ２４は、入力断検出回路２１からの検出信号Ｄ１が入力されていない場合にはＰＬＬ回路１０から出力されるクロックＣＫ１を出力し、検出信号Ｄ１が入力された場合にはＡＤＰＬＬ回路２３から出力されるクロックＣＫ２を出力する。

次に、上記構成におけるクロック発生回路１の動作について説明する。まず、クロック発生回路１に基準クロックＣＫ０が正常に入力されている場合には、基準クロックＣＫ０が、入力断検出回路２１を介してＰＬＬ回路１０に入力されるとともに、入力断検出回路２１及び遅延部２２を介してＡＤＰＬＬ回路２３に入力される。

基準クロックＣＫ０がＰＬＬ回路１０に入力されると、図２に示す通り、基準クロックＣＫ０と分周器１５の出力（クロックＣＫ１をｎ分周したクロック）との位相或いは周波数がＰＦＤ１１で比較され、その比較結果を示す信号がチャージポンプ１２に出力される。すると、チャージポンプ１２からはその信号に応じた電流が出力され、次いでローパスフィルタ１３からはＶＣＯ１４を制御するための制御信号が出力される。この制御信号がＶＣＯ１４に入力されることによって、ＶＣＯ１４からは制御信号に応じた周波数を有するクロックＣＫ１が出力される。

ＶＣＯ１４からのクロックＣＫ１は、マルチプレクサ２４に出力されるとともに分周器１５に入力されてｎ分周される。分周器１５で分周されたクロックは、ＰＦＤ１１にフィードバックされて基準クロックＣＫ０との位相或いは周波数が比較される。このようなフィードバックが行われることにより、ＰＬＬ回路１０からは、基準クロックＣＫ０に同期するとともに基準クロックＣＫ０をｎ逓倍したクロックＣＫ１が出力される。

他方、基準クロックＣＫ０がＡＤＰＬＬ回路２３に入力されると、図１に示す通り、基準クロックＣＫ０とＤＣＯ３４の出力（クロックＣＫ２）との位相或いは周波数がディジタルＰＦＤ３１で比較され、その比較結果を示す信号がディジタル処理部３２に出力される。すると、ディジタル処理部３２においてディジタルＰＦＤ３１からの信号に基づいた制御値（ＤＣＯ３４を制御するための制御値）が求められて記憶部３３に出力される。ディジタル処理部３２から出力された制御値は記憶部３３に取り込まれて一時的に記憶されるとともにＤＣＯ３４に出力される。この制御値がＤＣＯ３４に入力されることによって、ＤＣＯ３４からは制御値に応じた周波数を有するクロックＣＫ２が出力される。

ＤＣＯ３４からのクロックＣＫ２は、マルチプレクサ２４に出力されるとともにディジタルＰＦＤ３１にフィードバックされて基準クロックＣＫ０との位相或いは周波数が比較される。このようなフィードバックが行われることにより、ＡＤＰＬＬ回路２３からは、基準クロックＣＫ０に同期するとともに基準クロックＣＫ０をｎ逓倍したクロックＣＫ２が出力される。

以上の動作によってＰＬＬ回路１０からのクロックＣＫ１とＡＤＰＬＬ回路２３からのクロックＣＫ２とがマルチプレクサ２４に入力される。ここで、基準クロックＣＫ０がクロック発生回路１に正常に入力されている場合には、入力断検出回路２１で基準クロックＣＫ０の断状態が検出されず検出信号Ｄ１が出力されない。このため、マルチプレクサ２４からはＰＬＬ回路１０から出力されるクロックＣＫ１がクロックＣＫとして出力される。

次に、基準クロックＣＫ０が断状態になった場合には、ＰＬＬ回路１０に対する基準クロックＣＫ０の入力が即座に停止されるとともに、遅延部２２における遅延時間経過後にＡＤＰＬＬ回路２３に対する基準クロックＣＫ０の入力も停止される。また、基準クロックＣＫ０が断状態になると、入力断検出回路２１で基準クロックＣＫ０の断状態が検出され、入力断検出回路２１からＡＤＰＬＬ回路２３及びマルチプレクサ２４に対して検出信号Ｄ１が出力される。

入力断検出回路２１からの検出信号Ｄ１がＡＤＰＬＬ回路２３に入力されると、ＡＤＰＬＬ回路２３では記憶部３３における制御値の取り込みが中止され、最後に取り込みが行われた制御値が記憶部３３から出力される。ここで、入力断検出回路２１とＡＤＰＬＬ回路２３との間に設けられる遅延部２２の遅延時間は、少なくともディジタルＰＦＤ３１及びディジタル処理部３２の処理に要する時間に設定されている。このため、記憶部３３で最後に取り込みが行われる制御値は、ＡＤＰＬＬ回路２３に対する基準クロックＣＫ０の入力が停止される直前にディジタル処理部３２から出力された制御値である。

上記の制御値（最後に取り込みが行われた制御値）が記憶部３３から出力され続けることにより、ＤＣＯ３４には、基準クロックＣＫ０の入力が停止される直前にディジタル処理部３２から出力されていた制御値が入力されることになる。このため、ＡＤＰＬＬ回路２３に対する基準クロックＣＫ０の入力が停止された後も、ＡＤＰＬＬ回路２３からはクロックＣＫ２が途切れることなく出力され続けることになる。入力断検出回路２１からの検出信号Ｄ１は、マルチプレクサ２４にも入力される。このため、マルチプレクサ２４からはＡＤＰＬＬ回路２３から出力されるクロックＣＫ２がクロックＣＫとして出力されることになる。

以上の通り、本実施形態では、ＰＬＬ回路１０に対してＡＤＰＬＬ回路２３を並列して設け、入力断検出回路２１で基準クロックＣＫ０の断状態が検出された場合に、基準クロックＣＫ０が断状態になる直前の制御値を元に、ＰＬＬ回路１０からのクロックＣＫ１に代えて出力させるべきクロックＣＫ２をＡＤＰＬＬ回路２３で生成している。このため、本来のＰＬＬ回路１０を改造することなく、基準クロックＣＫ０が断状態になったとしても所要のクロックＣＫの発生を維持することができる。

〔第２実施形態〕
図４は、本発明の第２実施形態によるクロック発生回路の要部構成を示すブロック図である。上述した第１実施形態によるクロック発生回路１は、基準クロックＣＫ０が断状態になった場合に所要のクロックＣＫの発生を維持するものであったが、本実施形態のクロック発生回路２は、基準クロックＣＫ０が断状態になった場合に加えて、クロックＣＫ１の逓倍数の異常が生じた場合（基準クロックＣＫ０に対するクロックＣＫ１の逓倍数のずれが生じた場合）にも所要のクロックＣＫの発生を維持するものである。

図４に示す通り、本実施形態のクロック発生回路２は、図１に示すクロック発生回路１が備える入力断検出回路２１としてカウンタ２１ａを備える。カウンタ２１ａは、ＰＬＬ回路１０から出力されるクロックＣＫ１が入力されるクロック入力端Ｐ１、基準クロックＣＫ０が入力されるリセット入力端Ｐ２、及びオーバーフロー設定値ＳＴが入力される設定値入力端Ｐ３を備える。このカウンタ２１ａは、クロック入力端Ｐ１にクロックＣＫ１が入力される度にカウントアップし、リセット入力端Ｐ２に基準クロックＣＫ０が入力される度にカウント値（計数値）をリセットし、カウント値がオーバーフロー設定値ＳＴを超えると検出信号Ｄ１を出力する。

次に、上記構成におけるクロック発生回路２の動作について説明する。尚、ここでは、オーバーフロー設定値ＳＴが、ＰＬＬ回路１０の逓倍数（ｎ）に設定されているものとする。まず、クロック発生回路１に基準クロックＣＫ０が正常に入力されており、ＰＬＬ回路１０から基準クロックＣＫ０をｎ逓倍したクロックＣＫ１が出力されている場合について説明する。かかる場合には、クロックＣＫ１が出力される度にカウンタ２１ａのカウント値がカウントアップされ、カウント値がオーバーフロー設定値ＳＴを超える前に基準クロックＣＫ０によってカウンタ２１ａのカウント値がリセットされる動作が繰り返される。この動作が繰り返されている間はカウンタ２１ａから検出信号Ｄ１が出力されないため、ＰＬＬ回路１０からのクロックＣＫ１がクロックＣＫとして出力される。

次に、基準クロックＣＫ０が断状態になった場合について説明する。基準クロックＣＫ０が断状態になった直後は、ＰＬＬ回路１０から周波数が安定しないクロックＣＫ１が出力される。このクロックＣＫ１がカウンタ２１ａに入力されることによってカウンタ２１ａのカウントアップが継続されるが、基準クロックＣＫ０はカウンタ２１ａに入力されない。このため、カウンタ２１ａのカウント値がオーバーフロー設定値ＳＴを超えた時点で検出信号Ｄ１が出力され、ＡＤＰＬＬ回路２３からのクロックＣＫ２がクロックＣＫとして出力される。

次に、基準クロックＣＫ０に対するクロックＣＫ１の逓倍数のずれ（逓倍数が小さくなるずれ）が生じた場合について説明する。かかる場合には、基準クロックＣＫ１が正常に入力される場合と同様に、クロックＣＫ１が出力される度にカウンタ２１ａのカウント値がカウントアップされるが、基準クロックＣＫ０によってカウンタ２１ａのカウント値がリセットされる前にカウント値がオーバーフロー設定値ＳＴを超えてしまう。このため、基準クロックＣＫ０が断状態になった場合と同様に、カウンタ２１ａから検出信号Ｄ１が出力され、ＡＤＰＬＬ回路２３からのクロックＣＫ２がクロックＣＫとして出力される。

以上の通り、本実施形態においては、ＰＬＬ回路１０に対してＡＤＰＬＬ回路２３を並列して設けるとともに、入力断検出回路２１としてカウンタ２１ａを設けており、カウンタ２１ａで基準クロックＣＫ０の断状態（或いは、基準クロックＣＫ０に対するクロックＣＫ１の逓倍数のずれ）が検出された場合に、基準クロックＣＫ０が断状態になる直前（或いは、基準クロックＣＫ０に対するクロックＣＫ１の逓倍数のずれが生ずる直前）の制御値を元に、ＰＬＬ回路１０からのクロックＣＫ１に代えて出力させるべきクロックＣＫ２をＡＤＰＬＬ回路２３で生成している。このため、本来のＰＬＬ回路１０を改造することなく、基準クロックＣＫ０が断状態になったとしても所要のクロックＣＫの発生を維持することができる。

〔第３実施形態〕
図５は、本発明の第３実施形態によるクロック発生回路の要部構成を示すブロック図である。上述した第１，２実施形態によるクロック発生回路１は、基準クロックＣＫ０の断状態等が検出された場合に、ＰＬＬ回路１０からのクロックＣＫ１に代えて出力させるべきクロックＣＫ２をＡＤＰＬＬ回路２３で生成するものであった。これに対し、本実施形態のクロック発生回路３は、基準クロックＣＫ０の断状態等が検出された場合に、基準クロックＣＫ０に代えてＰＬＬ回路１０に入力させるべき基準クロックＣＫ３（補助基準クロック）を生成するものである。尚、図５においては、図１，図４に示したブロックと同じブロックについては同一の符号を付してある。

図５に示す通り、本実施形態のクロック発生回路３は、ＰＬＬ回路１０とホールドオーバー回路４０とを備えており、外部から入力される基準クロックＣＫ０を元にして所要のクロックＣＫを発生する。尚、本実施形態では、ＰＬＬ回路１０から出力されるクロックが発生させるべき所要のクロックＣＫである。ＰＬＬ回路１０は、図２に示すものと同じ構成である。

ホールドオーバー回路４０は、入力断検出回路２１、遅延部２２、基準クロック生成回路４１（ディジタル付加回路）、及びマルチプレクサ４２を備えており、基準クロックＣＫ０が断状態になったとしてもクロックＣＫの発生を維持させるための回路である。入力断検出回路２１及び遅延部２２は、図１，図４に示すものと同じものである。但し、本実施形態において、遅延部２２は、入力断検出回路２１の出力端に接続されたマルチプレクサ４２の出力端に接続されている。

基準クロック生成回路４１は、ディジタルＰＦＤ５１（ディジタル比較器）、ディジタル処理部５２、記憶部５３、及びＤＣＯ５４を備えており、基準クロックＣＫ０が断状態になった場合に、基準クロックＣＫ０に代えてＰＬＬ回路１０に入力させるべき基準クロックＣＫ３を生成する。ここで、基準クロック生成回路４１で生成される基準クロックＣＫ３は、基準クロックＣＫ０に同期するとともに基準クロックＣＫ０と同じ周波数を有するクロックである。上記ディジタルＰＦＤ５１〜ＤＣＯ５４は、全てディジタル回路であり、例えばＳｏＣの製造技術である標準ＣＭＯＳプロセスによって形成されるＣＭＯＳディジタル回路で実現される。

ディジタルＰＦＤ５１は、遅延部２２を介して入力される基準クロックＣＫ０とＤＣＯ５４の出力（基準クロックＣＫ３）との位相或いは周波数を比較し、その比較結果を示す信号を出力する。具体的に、このディジタルＰＦＤ５１は、前述したＴＤＣ回路を備えており、基準クロック生成回路４１に入力される基準クロックＣＫ０とＤＣＯ５４から出力される基準クロックＣＫ３との差分をＴＤＣ回路で計数することによって、これらの位相或いは周波数の差を求める。このディジタルＰＦＤ５１は、図１，図４に示すディジタルＰＦＤ３１とは異なり、いわば図２に示すＰＬＬ回路１０のＰＦＤ１１に相当するものである。

ディジタル処理部５２は、ディジタルＰＦＤ５１の比較結果に基づいて、ＤＣＯ５４を制御するための制御値を求める。記憶部５３は、ディジタル処理部５２で求められた制御値を取り込みつつ出力するメモリである。この記憶部５３は、図１，図４に示す記憶部３３と同様に、入力断検出回路２１からの検出信号Ｄ１が入力された場合に、ディジタル処理部５２で求められた制御値の取り込みを中止し、最後に取り込みを行った制御値を出力し続ける。ＤＣＯ５４は、図３に示すＤＣＯ３４と同様の構成であり、記憶部５３からの制御値に基づいて基準クロックＣＫ３を発生する。尚、ＤＣＯ５４から出力される基準クロックＣＫ３は、基準クロックＣＫ０よりも精度が低くジッタも大きい。

マルチプレクサ４２は、入力断検出回路２１を介した基準クロックＣＫ０と基準クロック生成回路４１から出力される基準クロックＣＫ３とを入力とし、これら基準クロックＣＫ０，ＣＫ３の何れか一方を出力する。具体的に、マルチプレクサ４２は、入力断検出回路２１からの検出信号Ｄ１が入力されていない場合には入力断検出回路２１を介した基準クロックＣＫ０を出力し、検出信号Ｄ１が入力された場合には基準クロック生成回路４１から出力される基準クロックＣＫ３を出力する。

次に、上記構成におけるクロック発生回路３の動作について説明する。まず、クロック発生回路３に基準クロックＣＫ０が正常に入力されている場合には、基準クロックＣＫ０が、入力断検出回路２１及びマルチプレクサ４２を介してＰＬＬ回路１０に入力されるとともに、これら入力断検出回路２１及びマルチプレクサ４２に加えて遅延部２２を介して基準クロック生成回路４１に入力される。

基準クロックＣＫ０がＰＬＬ回路１０に入力されると、ＰＬＬ回路１０において図２を用いて説明した動作と同様の動作が行われ、ＰＬＬ回路１０からは、基準クロックＣＫ０に同期するとともに基準クロックＣＫ０をｎ逓倍したクロックＣＫが出力される。他方、基準クロックＣＫ０が基準クロック生成回路４１に入力されると、図１，図４に示すＡＤＰＬＬ回路２３とおおよそ同様の動作が行われ、基準クロック生成回路４１からマルチプレクサ４２に対し、基準クロックＣＫ０に同期するとともに基準クロックＣＫ０と同じ周波数を有する基準クロックＣＫ３が出力される。ここで、入力断検出回路２１から検出信号Ｄ１が出力されていないため、マルチプレクサ４２に入力された基準クロック４２はＰＬＬ回路１０に対して出力されない。

次に、基準クロックＣＫ０が断状態になった場合には、入力断検出回路２１で基準クロックＣＫ０の断状態が検出され、入力断検出回路２１から基準クロック生成回路４１及びマルチプレクサ４２に対して検出信号Ｄ１が出力される。すると、基準クロック生成回路４１では、基準クロックＣＫ０の入力が停止される直前にディジタル処理部５２から出力されていた制御値に基づいた基準クロックＣＫ３が生成される。また、マルチプレクサ４２からＰＬＬ回路１０に対しては、基準クロックＣＫ０に代えて基準クロック生成回路４１からの基準クロックＣＫ３が出力されることになる。このように、基準クロックＣＫ０が断状態になった場合には、基準クロック生成回路４１からの基準クロックＣＫ３がＰＬＬ回路１０に入力されるため、ＰＬＬ回路１０からはクロックＣＫが途切れることなく出力され続けることになる。

以上の通り、本実施形態では、ＰＬＬ回路１０に対して基準クロック生成回路４１を設け、入力断検出回路２１で基準クロックＣＫ０の断状態が検出された場合に、基準クロックＣＫ０が断状態になる直前の制御値を元に、基準クロックＣＫ０に代えてＰＬＬ回路１０に入力させるべき基準クロックＣＫ３を基準クロック生成回路４１で生成している。このため、本来のＰＬＬ回路１０を改造することなく、基準クロックＣＫ０が断状態になったとしても所要のクロックＣＫの発生を維持することができる。

以上、本発明の実施形態によるクロック発生回路について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、前述した第２実施形態を第３実施形態に適用することも可能である。つまり、入力断検出回路２１として図４に示すカウンタ２１ａを設け、ＰＬＬ回路１０から出力されるクロックＣＫがカウンタ２１ａのクロック入力端Ｐ１に入力され、マルチプレクサ４２に入力される基準クロックＣＫ０がカウンタ２１ａのリセット入力端Ｐ２に入力される構成にすることも可能である。かかる構成にすることで、第３実施形態においても、基準クロックＣＫ０の断状態になった場合に加えて、クロックＣＫの逓倍数の異常が生じた場合にも所要のクロックＣＫの発生を維持することができる。

以上説明した第１，２実施形態のクロック発生回路１，２は、基準クロックＣＫ０が断状態になった場合に、ＰＬＬ回路１０から出力される高精度のクロックＣＫ１よりも精度が低くジッタが大きなクロックＣＫ２をクロックＣＫとして出力することにより所要のクロックＣＫの発生を維持するものである。また、以上説明した第３実施形態のクロック発生回路３は、基準クロックＣＫ０が断状態になった場合に、基準クロックＣＫ０よりも精度が低くジッタが大きな基準クロックＣＫ３をＰＬＬ回路１０に入力させることにより、所要のクロックＣＫの発生を維持するものである。

このように、上述した第１〜第３実施形態のクロック発生回路１〜３は、基準クロックＣＫ０が断状態になったとしてもクロックＣＫの発生が維持されるが、基準クロックＣＫ０が断状態になった後は精度が悪化したクロックＣＫが出力されることになる。このようなクロック発生回路１〜３は、クロックＣＫの発生が維持される時間が短く（例えば、数ミリ秒〜数十秒程度）、一定以上の精度が確保されれば十分とされる用途に用いるのが好適である。

例えば、高い安全度水準が求められるフィールド機器において、エラーが発生した場合にクロックの発生を維持してエラー処理やエラー通知を行うような用途である。尚、上記のフィールド機器は、流量計や温度センサ等のセンサ機器、流量制御弁や開閉弁等のバルブ機器、ファンやモータ等のアクチュエータ機器、その他のプラントや工場に設置される機器である。

１〜３ クロック発生回路
１０ ＰＬＬ回路
２１ 入力断検出回路
２１ａ カウンタ
２２ 遅延部
２３ ＡＤＰＬＬ回路
３１，５１ ディジタルＰＦＤ
３２，５２ ディジタル処理部
３３，５３ 記憶部
３４，５４ ＤＣＯ
４１ 基準クロック生成回路
ＣＫ クロック
ＣＫ０ 基準クロック
ＣＫ１，ＣＫ２ クロック
ＣＫ３ 基準クロック

Claims (6)

1. 少なくとも一部がアナログ回路で構成されていて基準クロックに同期したクロックを出力する位相同期回路を備えるクロック発生回路において、
   前記基準クロックの断状態を検出する検出回路と、
   前記基準クロックの断状態が前記検出回路で検出された場合に、前記基準クロックが断状態になる直前の基準クロックを元に、前記クロックに代えて出力させるべき補助クロック或いは前記基準クロックに代えて前記位相同期回路に入力させるべき補助基準クロックを生成するディジタル付加回路と
   を備えることを特徴とするクロック発生回路。
2. 前記ディジタル付加回路は、前記基準クロックと前記補助クロックとを比較するディジタル比較器と、
   前記ディジタル比較器の比較結果に応じた制御値を求めるディジタル処理部と、
   前記ディジタル処理部で求められた制御値を取り込みつつ出力し、前記基準クロックの断状態が前記検出回路で検出された場合に前記制御値の取り込みを停止する記憶部と、
   前記記憶部からの前記制御値に基づいて前記補助クロックを発生するディジタル制御発振器と
   を備えることを特徴とする請求項１記載のクロック発生回路。
3. 前記ディジタル付加回路は、前記基準クロックと前記補助基準クロックとを比較するディジタル比較器と、
   前記ディジタル比較器の比較結果に応じた制御値を求めるディジタル処理部と、
   前記ディジタル処理部で求められた制御値を取り込みつつ出力し、前記基準クロックの断状態が前記検出回路で検出された場合に前記制御値の取り込みを停止する記憶部と、
   前記記憶部からの前記制御値に基づいて前記補助基準クロックを発生するディジタル制御発振器と
   を備えることを特徴とする請求項１記載のクロック発生回路。
4. 少なくとも前記基準クロックが前記ディジタル付加回路に入力されてから前記記憶部での取り込みが行われるまでの処理に要する時間だけ前記基準クロックを遅延させる遅延部を備えることを特徴とする請求項１から請求項３の何れか一項に記載のクロック発生回路。
5. 前記位相同期回路は、前記基準クロックの周波数を逓倍した周波数を有するクロックを出力する回路であり、
   前記検出回路は、前記基準クロックの断状態に加えて、前記基準クロックに対する前記クロックの逓倍数のずれを検出可能である
   ことを特徴とする請求項１から請求項４の何れか一項に記載のクロック発生回路。
6. 前記検出回路は、前記位相同期回路から出力されるクロックを前記基準クロックに対する前記クロックの逓倍数まで計数するとともに、前記基準クロックによって計数値が初期化されるカウンタを備えることを特徴とする請求項５記載のクロック発生回路。

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