CN115037297A - 时钟选择器电路 - Google Patents

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CN115037297A CN202210210386.3A CN202210210386A CN115037297A CN 115037297 A CN115037297 A CN 115037297A CN 202210210386 A CN202210210386 A CN 202210210386A CN 115037297 A CN115037297 A CN 115037297A
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Abstract

提供了一种时钟选择器电路和一种转换时钟信号的方法。时钟选择器电路(3)包括用于接收具有参考频率的参考时钟信号(2)的第一输入端(102)、用于接收具有偏移频率的偏移时钟信号(4)的第二输入端(104)、用于输出参考或偏移时钟信号的时钟输出端(106)，以及开关电路(1)。开关电路(1)包括开关输入端(108)和符号检测器电路(12)。响应于接收到转换信号(8)，开关电路(1)检测参考时钟信号(2)和偏移时钟信号(4)的相似边沿何时在预定容差内对齐，其中如果偏移频率低于参考频率，则新信号领先于当前信号，或者如果偏移频率高于参考频率，则新时钟信号落后于当前时钟信号。作为响应，开关电路(1)转换到输出新时钟信号。

Description

时钟选择器电路
技术领域
本发明涉及一种时钟选择器电路、包括该时钟选择器电路的电子装置以及一种转换时钟信号的方法。
背景技术
时钟信号用于协调电子电路，尤其是集成电路的动作。通常，周期信号由石英晶体振荡器生成，并通过电子电路中的一条或多条时钟线分配给时钟控制的电路元件，诸如D型触发器。周期信号可以直接用作时钟信号，或者电子电路可以从周期信号中导出时钟信号—例如使用时钟乘法器或分频器电路。时钟信号通常是单相方波信号。
石英晶体振荡器通常用于生成高频和高精度的时钟信号。然而，晶体振荡器消耗相当大的功率，并且通常输出固定频率的时钟信号，仅因温度和电源电压的变化而产生微小的波动。电阻-电容(RC)振荡器和电感-电容(LC)振荡器可以比晶体振荡器更有效地生成时钟信号，但其代价是通常不如晶体振荡器准确，并且受温度和电源电压变化的影响更大。反馈和控制机制可以在一定程度上缓解这种情况，但RC和LC振荡器通常仍不如高质量晶体振荡器准确。不过，RC和LC振荡器的一个明显优势是它们可以集成到压控振荡器(VCO)和数控振荡器(DCO)中，从而可以使用控制信号来调整振荡器的输出频率。
因此，为电子设备，诸如电池供电的物联网(IoT)传感器提供多个时钟源—例如晶体振荡器和DCO可能是有利的。然后，当对同一电路进行时钟控制时，设备可以根据要求在时钟源之间转换。例如，当需要高时钟纯度的片上模数(ADC)外围设备处于激活状态时，片上系统(SoC)设备可以配置为使用源自晶体振荡器的高精度时钟，并在其他时间使用源自低功耗DCO的时钟，诸如当设备处于睡眠状态或需要调整时钟频率时。
源自不同振荡器的时钟信号可以具有相同的标称频率，但它们通常不会在相位上对齐。因此，将电子电路从使用一个时钟信号无缝转换到使用不同的时钟信号并不简单，因为所得的输出时钟信号可能包括转换伪影，其中至少一个时钟周期被扭曲—例如缩短或延长。此类伪影会导致输出时钟信号的频率移动到电路指定的频率范围之外，从而导致错误，这些错误可能是间歇性的或不可预测的，因此难以调试。
发明内容
本发明提供一种时钟选择器电路，用于改进时钟信号之间的转换。
从第一方面，本发明提供了一种时钟选择器电路，包括：
第一输入端，用于接收具有参考频率的参考时钟信号；
第二输入端，用于接收具有偏移频率的偏移时钟信号，其中所述偏移频率与所述参考频率相差了频率偏移量；
时钟输出端，用于输出参考时钟信号或偏移时钟信号作为输出时钟信号；以及
开关电路，
其中，开关电路包括开关输入端并且被布置为，当所述时钟选择器电路输出参考时钟信号和偏移时钟信号中的当前时钟信号作为输出时钟信号时，响应于在开关输入端处接收到指示输出时钟信号应转换为参考时钟信号和偏移时钟信号中的新时钟信号的转换信号，检测参考时钟信号和偏移时钟信号的相似边沿何时在预定容差内对齐，其中如果偏移频率低于参考频率，新时钟信号在相位上领先于当前时钟信号，或者如果偏移频率高于参考频率，新时钟信号在相位上落后于当前时钟信号，并且响应于所述检测，转换到从时钟输出端输出新时钟信号。
从第二方面，本发明提供了一种转换时钟信号的方法，所述方法包括：
接收具有参考频率的参考时钟信号；
接收具有偏移频率的偏移时钟信号，其中偏移频率与参考频率相差了频率偏移量；
输出参考时钟信号和偏移时钟信号中的当前时钟信号作为输出时钟信号；
接收指示输出时钟信号应转换为参考时钟信号和偏移时钟信号中的新时钟信号的转换信号；
响应于接收到转换信号，检测参考时钟信号和偏移时钟信号的相似边沿何时在预定容差内对齐，其中，如果偏移频率低于参考频率，新时钟信号在相位上领先当前时钟信号，或者如果偏移频率高于参考频率，新时钟信号在相位上落后于当前时钟信号；以及
响应于所述检测，开始输出新时钟信号作为输出时钟信号。
因此可以看出，根据本发明，两个输入时钟信号在频率上彼此偏移，至少在转换时间附近，使得时钟信号之间存在随时间变化的相位差(如果频率偏移量保持不变，通常是线性的)。时钟选择器电路优选地通过确定两个输入时钟信号的上升边沿和/或下降边沿何时在彼此的预定时间间隔内到达来检测两个时钟信号何时在相位上紧密对齐。通过仅在两个时钟信号在预定容差内同相时在它们之间进行转换，开关电路可以限制转换时刻附近输出时钟信号的频率波动。
此外，当偏移频率偏移至低于参考频率时，通过仅在新时钟信号在相位上领先于当前时钟信号时进行转换，输出时钟上仍可能出现的任何频率波动都将处于向上方向—即用于增加输出时钟的频率。这样，波动在与偏移频率的负偏移方向相反的方向上作用，并使输出时钟的平均频率更接近参考频率。这可能有助于避免输出频率降至可接受的限值以下。相似地，当偏移频率偏移至高于参考频率时，通过仅在新时钟信号在相位上落后于当前时钟信号时进行转换，输出时钟上仍可能出现的任何频率波动都将处于向下方向，所以再次采取行动使输出时钟的频率更接近参考频率。
换言之，通过检测新时钟信号何时在相位上领先于当前时钟信号(如果偏移频率低于参考频率)，或者新时钟信号何时在相位上落后于当前时钟信号(如果偏移频率高于参考频率)，如果偏移频率大于参考频率，则在时钟源之间转换的过程中输出时钟信号的平均频率增加，或者如果偏移频率小于参考频率，则在时钟源之间转换的过程中输出时钟信号的平均频率降低。
在一些实施例或实施例的应用中，诸如集成电路芯片(例如触发器、微处理器等)的电子设备的组件可能依赖于时钟开关电路输出的时钟信号用于定时目的，并且输出时钟频率的过度改变可能会导致此类组件发生故障或操作次优。因此，可能需要在转换时刻附近，输出时钟信号的频率保持为接近参考频率，以避免任何依赖于用于定时目的输出时钟信号的组件中的不希望的行为。在某些应用中，如果输出时钟信号频率从参考频率增加或减少的幅度不超过预定容差(例如不超过5％、2％、1％、0.5％等)，则依赖于输出时钟信号的组件可能能够继续运行而不会出现问题。
为了确保输出时钟频率不会在转换时刻附近波动超出预定容差，已经认识到转换时刻附近的频率波动方向(即增加或减少)应该与施加到偏移时钟信号的频率偏斜的方向相反。这通过本文公开的实施例来实现。
当参考时钟信号和偏移时钟信号处于相同状态(例如，高电平或低电平、逻辑‘1’或逻辑‘0’等)时，优选地执行转换。这可以进一步减少由于从一种状态中的时钟信号转换到不同状态中的时钟信号而导致的输出时钟信号的频率波动。时钟选择器电路可以被布置为在开关电路检测到参考时钟信号和偏移时钟信号的相似边沿在预定容差内对齐之后，在小于参考时钟信号的半个时钟周期内转换到从时钟输出端输出所述新时钟信号，其中如果偏移频率低于参考频率，新时钟信号在相位上领先于当前时钟信号，或者如果偏移频率高于参考频率，新时钟信号在相位上落后于当前时钟信号。
时钟选择器电路可以在两个时钟信号之间进行转换，同时将输出时钟信号连续输出，该输出时钟信号可以被设备中的其他组件使用，而不需要以比第一和第二输入时钟信号高得多的频率操作的第三输入时钟信号来协调转换过程。这种较高频率的时钟信号可能不可用，即使较高频率的时钟源可用，使用它来控制两个较低频率时钟信号之间的转换可能会增加功耗和复杂性，并提出附加的设计约束。相反，本时钟选择器电路的实施例可以仅使用由参考时钟信号和偏移时钟信号本身提供的时序来操作。
参考时钟信号可以由晶体振荡器生成。偏移时钟信号可以由诸如数控振荡器(DCO)的可控振荡器生成。在一些实施例中，时钟选择器电路可以被配置为控制偏移时钟信号的频率。这可以通过开关电路向输出偏移时钟信号的DCO输出数字控制信号来完成。
一些实施例可以被布置为仅接收低于参考频率的偏移时钟信号。这样的实施例可以包括用于在新时钟信号在相位上领先于当前时钟信号时检测和转换的电路。一些实施例可以被布置为仅接收高于参考频率的偏移时钟信号。这样的实施例可以包括用于在新时钟信号在相位上落后于当前时钟信号时检测和转换的电路。其他实施例可以被布置为接收可以高于或低于参考频率的偏移时钟信号。这样的实施例可以包括用于在新时钟信号在相位上领先于当前时钟信号时检测和转换的电路，以及用于在新时钟信号在相位上落后于当前时钟信号时检测和转换的电路。
开关电路可以包括相位对齐检测器电路，该相位对齐检测器电路被布置成输出相位对齐信号，该相位对齐信号指示参考时钟信号和偏移时钟信号的相似边沿是否或何时在预定容差内对齐。它可以包括用于复位相位对齐信号的复位输入端。它可以被配置为响应于检测到参考时钟信号和偏移时钟信号的相似边沿在预定容差内对齐而发出信号—例如，在最近一次复位后第一次检测到这种对齐时发出信号。开关电路可以仅基于时钟信号的上升边沿或仅基于下降边沿来检测相位对齐，但在优选实施例中，开关电路基于上升边沿和下降边沿两者来确定相位对齐。这可以使电路能够以更大的响应性检测相位对齐，从而实现更快的转换时间。它还可以允许使用更大的频率偏移量，这也可以支持更快的相位收敛并因此更短的转换延迟。
在一些实施例中，开关电路可以包括符号检测器电路，该符号检测器电路被布置成输出符号信号，该符号信号指示参考时钟信号是否或何时在相位上领先于偏移时钟信号。在一些实施例中，开关电路可以包括符号检测器电路，该符号检测器电路被布置成输出符号信号，该符号信号指示参考时钟信号是否或何时在相位上落后于偏移时钟信号。它可以被配置为响应于检测到参考时钟信号和偏移时钟信号的相似边沿在预定容差内对齐而发出信号。在一些实施例中，同一符号检测器电路和/或同一符号信号可能能够指示这两种情况—例如通过具有取决于参考时钟信号在相位上是领先还是落后于偏移时钟信号的二进制状态。一般而言，当第一时钟信号的上升边沿出现而第二时钟信号仍然为低电平时和/或当第一时钟信号的下降边沿出现而第二时钟信号仍然为高电平时，可以确定第一时钟信号在相位上领先于第二时钟信号。
相位对齐检测器电路可以是相位对齐检测器。符号检测器电路可以是符号检测器。
开关电路优选地被配置为使用相位对齐信号和符号信号来确定何时开始从时钟输出端输出新时钟信号。它可以布置成将相位对齐信号和符号信号组合成单个检测信号，这可以指示满足相位对齐条件和符号(即领先/落后)条件两者。它可以将相位对齐信号和符号信号组合在逻辑门中，诸如AND门，其输出检测信号。
输出时钟信号可以连接到布置成由输出时钟信号进行时钟控制的电路。这可以包括处理器和/或外围设备等。电路可以被布置为使用预定类型的时钟边沿，诸如上升边沿来进行时钟控制。
参考时钟信号和偏移时钟信号优选地具有相似的频率。频率偏移量可以小于参考频率的10％、或小于参考频率的1％、或小于参考频率的0.5％、或小于参考频率的0.1％。以这种方式，输出时钟信号可以具有在预定容差(例如+/-10％、或1％、或0.5％或0.1％)内的恒定标称频率(等于参考频率)，而不管哪个输入时钟信号正在被输出。在一些实施例中，参考时钟信号和偏移时钟信号都具有在16MHz+/-10％、或1％、或0.5％、或0.1％范围内的频率。频率偏移量可以是至少0.01％或至少0.1％，以确保在参考时钟信号和偏移时钟信号的相似边沿在预定容差内对齐的实例之间没有过度延迟。结果，在时钟选择电路接收到指示输出时钟信号应该转换的转换信号后，时钟信号之间的转换可以及时发生。
相位对齐检测器电路可以被布置成每当参考时钟信号中出现上升边沿、或下降边沿、或上升或下降边沿时生成脉冲(负或正)。相位对齐检测器电路可以被布置为每当偏移时钟信号中出现上升边沿、或下降边沿、或上升或下降边沿时生成脉冲(负或正)。它可以布置成每当参考时钟信号的边沿(上升、下降或任一)和偏移时钟信号的相似边沿(上升、下降或任一)在彼此的预定时间间隔内出现时使用这些脉冲来生成脉冲。它还可以被配置为每当在预定时间间隔内出现相反边沿时生成脉冲，但是可以包括用于随后阻止或滤除这种相反边沿脉冲的逻辑元件。相位对齐检测器电路可以包括一个或多个延迟元件，其可以确定预定时间间隔。
这可以以各种方式实现。然而，在一组实施例中，相位对齐检测器电路包括一个或多个逻辑门。第一逻辑门(例如XNOR或XOR门)的一个输入端可以被配置为接收参考时钟信号，并且第一逻辑门的另一个输入端可以被配置为接收参考时钟信号的延时版本。第二逻辑门(例如XNOR或XOR门)的一个输入端可以被配置为接收偏移时钟信号，并且第二逻辑门的另一个输入端可以被配置为接收偏移时钟信号的延时版本。在一组实施例中，可以通过使参考时钟信号通过第一延迟元件来生成参考时钟信号的延时版本，该第一延迟元件被配置为向参考时钟信号引入传播延迟。相似地，可以通过使偏移时钟信号通过第二延迟元件来生成偏移时钟信号的延时版本。第一和第二延迟元件可以被配置为分别将相同的传播延迟引入参考时钟信号和偏移时钟信号，可选地在小的误差界限内。传播延迟可以是参考时钟的一个周期的一部分—例如小于1％或小于10％。第一和第二逻辑门的输出端可以在进一步的逻辑门(例如，OR门)中组合，每当参考时钟信号的边沿出现在偏移时钟信号的边沿的预定时间间隔内时，该进一步的逻辑门可以生成对齐脉冲。
第三逻辑门可被布置用于过滤对应于相反(即不同)边沿的对齐脉冲。第三逻辑门(例如XNOR门)的一个输入端可以被配置为接收参考时钟信号，并且第三门的另一个输入端可以被配置为接收偏移时钟信号。
在一组实施例中，相位对齐检测器电路包括锁存器，优选地与组合逻辑门(例如NOR或AND门)和/或最终门(例如AND门)组合。锁存器优选是异步锁存器。锁存器可以是置位-复位(SR)锁存器。所述第一逻辑门的输出端可以耦接到组合逻辑门的一个输入端，并且所述第二逻辑门的输出端可以耦接到组合逻辑门的另一个输入端。所述第三逻辑门的输出端可以耦接到最终门的一个输入端，并且组合逻辑门的输出端可以耦接到最终门的另一个输入端。最终门的输出端可以耦接到锁存器的置位输入端。
在相位检测器电路中包括第一和第二XNOR或XOR门会导致每当在第一和第二时钟信号中出现边沿(上升或下降)时生成脉冲，其持续时间由延迟元件引入的时间延迟确定。包括组合门导致每当参考时钟信号的边沿(上升或下降)和偏移时钟信号的边沿(上升或下降)出现在彼此的预定最大时间间隔内时生成脉冲，该预定最大时间间隔可以由延迟元件引入的时间延迟来确定。包括第三XNOR门和最终AND门导致每当参考时钟信号和偏移时钟信号的相似边沿(即都上升或都下降)出现在彼此的预定时间间隔内时生成输出脉冲，同时防止每当参考时钟信号和偏移时钟信号的不同边沿(即一个上升边沿和一个下降边沿)在彼此的预定时间间隔内出现时生成输出脉冲，从而防止当参考时钟信号和偏移时钟信号中的相反边沿对齐时(即，当时钟信号异相大约180度时)相位对齐的虚假检测。结果，相位对齐检测器电路可以被配置为仅检测参考时钟信号和偏移时钟信号中的相似边沿在预定容差内的对齐，并且忽略对参考时钟信号和偏移时钟信号中不同边沿的对齐的检测。
在一些实施例中，符号检测器电路包括一个或多个边沿对齐检测器。第一边沿对齐检测器可以被配置为每当在偏移时钟信号为高电平时(即，在偏移时钟信号的下一个下降边沿之前)检测到参考时钟信号的下降边沿时输出脉冲。第二边沿对齐检测器可以被配置为每当在偏移时钟信号为低电平时(即，在偏移时钟信号的随后的上升边沿之前)检测到参考时钟信号的上升边沿时输出脉冲。在符号检测器电路中包括这样的第一和第二边沿对齐检测器可以使符号检测器电路针对上升边沿和下降边沿确定参考时钟信号是否或何时在相位上领先于偏移时钟信号。这是有利的，因为与如果符号检测器电路仅能够在上升边沿，例如由于仅包括单个边沿对齐检测器进行确定相比，这使得可以确定哪个输入时钟信号以更高的频率(即在可以进行确定的时间间隔更短)在相位上领先。然而，在一些不太优选的实施例中，符号检测器电路可以仅包括一个这样的边沿对齐检测器。
在一些实施例中，第一边沿对齐检测器包括下降边沿脉冲发生器、反相器和锁存器。锁存器可以是异步SR锁存器。下降边沿脉冲发生器的输入端可以被配置为接收参考时钟信号，并且下降边沿脉冲发生器的输出端可以耦接到锁存器的置位输入端。反相器的输入端可以被布置为接收偏移时钟信号，并且反相器的输出端可以耦接到锁存器的复位输入端。
在一些实施例中，第二边沿对齐检测器包括上升边沿脉冲发生器和锁存器。锁存器可以是异步SR锁存器。上升边沿脉冲发生器的输入端可以被配置为接收参考时钟信号，并且上升边沿脉冲发生器的输出端可以耦接到锁存器的置位输入端。锁存器的复位输入端可以被布置为接收偏移时钟信号。
在一些实施例中，符号检测器电路包括OR门。OR门的一个输入端可以耦接到第一边沿对齐检测器的输出端，并且OR门的另一个输入端可以耦接到第二边沿对齐检测器的输出端。符号检测器电路可以包括具有置位输入端的输出锁存器，该置位输入端耦接到OR门的输出端。
符号检测器可以被配置为确定参考时钟信号何时不再在相位上领先于偏移时钟信号，并且在预定时间段(例如，参考时钟信号或偏移时钟信号的固定数量的时钟周期)内参考时钟信号在相位上没有领先于偏移时钟信号时发出信号(例如，通过输出脉冲)。符号检测器电路可以包括计数器电路，它可以用来做出此确定。计数器电路的溢出输出端可以直接或间接(例如经由脉冲发生器)耦接到输出锁存器的复位输入端。计数器电路在其之后发出溢出信号的时钟周期数可以是例如64个周期、32个周期、16个周期、8个周期等。
计数器电路可以包括计数器，该计数器可以是异步计数器，诸如纹波计数器—例如，四位纹波计数器。计数器可以包括用于复位计数器的复位输入端。这可以耦接到OR门的输出端。它可以直接(例如，如果低电平有效)或经由反相器(例如，如果高电平有效)耦接到OR门。计数器的计数输入端可以被布置为接收偏移时钟信号，或接收参考时钟信号。纹波计数器的溢出输出端可以耦接到脉冲发生器(例如上升边沿脉冲发生器)的输入端。计数器可以被布置为响应于计数器溢出保持当前计数(即停止计数，直到复位)。这可以以任何适当的方式实施；在一些实施例中，计数器的使能(或禁用)输入端直接或间接耦接到计数器的溢出输出端—例如，反相器可以将溢出输出端连接到高电平有效使能输入端。
开关电路可以包括用于转换时钟输出的多路复用器。
相位对齐检测器电路的输出端和符号检测器电路的输出端可以组合在逻辑门(诸如AND门)中。开关电路可以使用此逻辑门的输出来确定何时转换到从时钟输出端输出新时钟信号。在参考时钟信号和偏移时钟信号满足相位对齐条件和领先或落后条件两者之前，可以防止转换。开关电路可以包括异步有限状态机(AFSM)，其可以接收此逻辑门的输出。AFSM可以控制多路复用器以转换时钟输出。
时钟选择器电路可以被配置为响应于在转换输入端处接收到的转换信号在参考时钟信号和偏移时钟信号之间切换时钟输出。转换信号因此可以简单地指示输出时钟信号将被切换，或者它可以识别新时钟信号。在一些实施例中，时钟选择器电路可以包括用于接收一个或多个进一步的时钟信号的一个或多个进一步的输入端，并且可以被配置用于将输出时钟信号转换为三个或更多个输入时钟信号之一。
应当理解，本文描述的各种组件(例如锁存器、反相器、逻辑门、脉冲发生器、纹波计数器等)可以包括被配置为实现适当的逻辑或定时操作的模拟或数字电子组件的任何适当组合，例如，电阻器、电容器、电感器、任何适当类型的晶体管(例如MOSFET、PMOS、NMOS、BJT、NPN、PNP等)、二极管等。
在一些实施例中，时钟选择器电路可以包括控制逻辑元件，该控制逻辑元件被配置为响应于接收到转换信号而将控制信号发送到可控振荡器以使偏移时钟信号从参考频率偏移频率偏移量。在转换已经发生之后，它可以发出将偏移时钟信号设置为等于参考频率的信号。然而，在其他实施例中，偏移频率可以从参考频率永久偏移。
时钟选择器电路可以是电子装置的一部分。它可以至少部分集成在集成电路芯片上，例如在硅晶片上。它可能是片上系统设备的一部分。从再一方面，本发明提供了一种包括该时钟选择器电路的电子装置。电子装置可包括一个或多个石英晶体，其可用于产生参考时钟信号。电子装置可以包括一个或多个电阻-电容(RC)或电感-电容(LC)振荡器(例如DCO)，其可以被配置为生成参考时钟信号和/或偏移时钟信号。电子装置可以包括由输出时钟信号进行时钟控制的一个或多个组件。
如本文所用，术语“电路”和“电路系统”可指开路或闭路；即，它们包括当连接到其他元件，诸如电源时可能形成闭合电路一部分的电路部分。
本文所述的任何方面或实施例的特征可以在适当的情况下应用于本文所述的任何其他方面或实施例。在提及不同实施例或实施例组的情况下，应当理解，这些不一定是不同的，而是可以重叠。
附图说明
本发明的某些优选实施例现在将仅通过示例的方式参照附图进行描述，其中：
图1是根据本发明实施例的时钟信号开关电路的示意图；
图2是说明要在其间转换的两个时钟信号的边沿时序的时序图；
图3包含在时钟信号之间转换时时钟信号开关电路的输出频率随时间变化的两个曲线图；
图4是根据本发明实施例的相位对齐检测器的示意图；
图5是在示例性时间窗口内相位对齐检测器中各个点处的模拟信号的一组时间对齐图；
图6是根据本发明实施例的符号检测器的示意图；以及
图7是在示例性时间窗口内符号检测器中各个点处的模拟信号的一组时间对齐图。
具体实施方式
图1示出了根据本发明实施例的时钟信号开关电路1的示意图。在此实施例中，开关电路1是半导体片上系统(SoC)3的一部分。
电路1具有输入端102、104以及用于输出单个周期性时钟信号(OUT)6的输出端106，输入端102、104用于接收两个相应的输入周期性时钟信号，一个时钟信号2源自晶体振荡器(XO)(其可能位于芯片3之外)，另一个时钟信号4源自数控振荡器(DCO)(其可以位于芯片3上的其他位置)。然后输出信号6可以用于对诸如处理器或数字无线电的同步逻辑电路进行时钟控制，该同步逻辑电路位于SoC 3上的其他位置—例如由输出信号6的上升边沿(或者，在替代实施例中，由下降边沿)进行时钟控制的电路。
在典型使用中，XO信号2的频率定义了输出信号4的所需标称频率，但DCO信号4将故意从XO信号2稍微偏移(偏斜)，从而使两个信号2、4的相位关系在多个周期内逐渐变化以促进平滑转换，如下所述。
电路1被配置为输出两个输入时钟信号XO 2或DCO 4中选择的一个作为输出时钟信号6，并在输出信号6处以最小的频率波动在两个输入时钟信号XO 2和DCO 4之间平滑转换。应当理解，输入信号2和4不限于如图1所示的晶体振荡器和数控振荡器，而是可以使用电路1在源自任何适当的来源的两个时钟信号之间平滑转换。
电路1被配置为响应于时钟转换输入端108处的时钟选择信号CLK_SEL 8，将输出时钟信号6从XO时钟信号2平滑地转换到DCO时钟信号4，或反之亦然。时钟选择信号CLK_SEL8可以从开关电路1外部的处理器或其他组件接收。电路1不是立即转换，而是延迟转换直到满足用于平滑转换到新选择的信号的合适条件，这减少了与所需标称频率的任何偏离。
电路1包括多路复用器10、符号检测器电路12、相位对齐检测器电路14、AND门16和异步有限状态机(AFSM)18。多路复用器10将XO时钟信号2和DCO时钟信号4作为输入，并输出其中选择的一个作为输出时钟信号6。AFSM 18向多路复用器10输出转换信号CLK_SWITCH20，多路复用器10将其用作其控制输入。CLK_SWITCH信号20也可在时钟转换输出端120处获得，作为当前使用时钟的信号，这可能对SoC 3的其他组件有用。AFSM 18控制多路复用器10是否将XO时钟信号2或DCO控制信号4作为输出信号6输出。
在变型实施例中，电路1的各种组件可以通过一个或多个印刷电路板连接和/或可以以任何适当的组合集成在一个或多个硅芯片中。应当理解，包括电路1的设备3可以包含其他元件，诸如总线、晶体、数字逻辑元件、模拟电路、分立有源元件、分立无源元件、处理器、用户接口组件等，这些元件为简单起见在图1中未示出。
XO时钟信号2和DCO时钟信号4都耦接到符号检测器12和相位对齐检测器14的输入端。相位对齐检测器14被布置为在XO时钟信号2和DCO时钟信号4的相似边沿(即两个上升边沿或两个下降边沿)在预定界限内对齐时输出信号。仅当XO信号2和DCO信号4接近同相，而不是接近180°异相时，相位对齐检测器14发出信号。符号检测器12被布置为在任何给定周期内用信号发送XO时钟信号2或DCO时钟信号4中的在相位上领先的信号—即具有上升边沿而另一个仍为低电平和/或具有下降边沿而另一个仍为高电平的那个信号。下面将参照图6更进一步详细地描述符号检测器12的操作。下面将参照图4更进一步详细地描述相位对齐检测器14的操作。
符号检测器12和相位对齐检测器14的输出端耦接到AND门16的输入端。因此，当符号检测器12和相位对齐检测器14同时指示正信号时，指示适合在时钟信号2和4之间转换的条件，AND门16输出信号，如下面将更进一步详细描述的。AND门16的输出端然后耦接到AFSM18的输入端，使AFSM能够确定何时将多路复用器10的输出6从当前输入时钟信号2或4转换到新选择的信号，同时将输出时钟信号6的频率保持在预定义的误差界限内。
CLK_SEL信号8耦接到AFSM 18的输入端，并且被提供给符号检测器12。CLK_SEL信号8源自包含时钟信号开关电路1的设备3的不同部分(例如，来自微控制器)。CLK_SEL信号8指示电路1接下来应该输出两个输入时钟信号2或4中的哪一个。AFSM 18将CLK_SEL信号8作为其输入之一，检测包含电路1的设备何时希望从一个时钟信号2或4转换到另一个时钟信号，并基于AND门16输出的信号(以及因此，符号检测器12和相位对齐检测器14的输出)确定执行转换的适当时间。
相位对齐检测器14从AFSM 18接收复位信号(RESET)17，用于复位检测器。
相位对齐检测器14还将配置(CFG)信号22作为配置输入端122处的输入(例如来自微控制器或其他处理器)。这可用于配置相位对齐检测器14中的延迟。当在DCO时钟上使用较大的偏斜以使转换更快时，这可能很有用。较大的偏斜可以缩短发生对齐的时间，但代价是输出频率稳定性降低。
图2是说明要在其间转换的两个时钟信号的边沿时序的时序图，以说明时钟信号开关电路1的操作背后的一些原理。图2中示出了分别用于XO时钟信号2和DCO时钟信号4的周期性时钟边沿指示器24、26、28和30。边沿指示器24到30指示每个时钟信号2和4的每个边沿出现的时间。上升边沿由长边沿指示器24-30指示，下降边沿由短边沿指示器24-30指示。XO时钟信号2的循环周期因此等于时间差32，DCO时钟信号4的循环周期等于时间差34。粗边沿指示器26和28指示输出时钟信号6的边沿。
XO时钟信号2和DCO时钟信号4具有相同的标称频率—例如16MHz或任何其他频率。当在相同标称频率的两个时钟信号之间转换输出时钟信号6时，重要的是避免输出端处的频率急剧增加或减少，以便在转换时间提供仅具有较小频率波动的连续输出时钟信号。为了避免转换时刻频率的急剧变化，DCO时钟信号4被有意向下偏斜，以便相对于其标称操作频率略微降低其频率(例如降低0.5％)。结果，XO时钟信号2和DCO时钟信号4之间的相位关系随时间变化。附加地，在足够长的时间段内，通常覆盖多个时钟周期，在相位上领先的时钟信号的身份(即，其上升边沿或下降边沿出现在其他时钟信号的相应边沿之前的半个循环周期内)在XO时钟信号2和DCO时钟信号4之间转换。这种变化可以在图2中看到。
最初，如加粗的边沿指示器28所示，电路1正在输出DCO时钟信号2。在时间36，电路1接收到指示电路1应该从输出DCO时钟信号4转换到输出XO时钟信号2的CLK_SEL信号8。如果电路在时间36接收到CLK_SEL信号8后立即转换到XO时钟信号，则输出时钟信号6将在转换时刻从低电平转换到高电平(因为DCO时钟信号4在时间36为低电平，而XO时钟信号2在时间36为高电平)，然后在XO时钟信号2的下一个下降边沿快速转换回低电平。因此，输出时钟信号6将表现出频率的急剧增加，因为循环周期将在转换时刻附近显著减少，而缩短的循环周期伴随着频率成比例的增加。
如果电路1在接收到CLK_SEL信号8后的一小段时间内转换到XO时钟信号2，则在时间38，输入时钟信号2和4都将为低电平，从而防止输出时钟信号6在转换时刻附近的这种快速振荡。因此，期望两个输入时钟信号2和4在转换时刻处于相同状态(高电平或低电平)，以避免由于输出信号6在转换时刻附近快速振荡而导致频率急剧增加。然而，如果电路1在时间38转换到XO时钟信号2，则输出时钟信号6将表现出频率的急剧下降，因为输出时钟信号6的下降边沿和随后的上升边沿之间的时间(由时间段40表示)将显著增加。这可以通过在DCO信号4的上升边沿和下降边沿与XO信号2的相应边沿在转换时刻之前在小的容差对齐时转换来避免。
相反，开关电路1被配置为等待将输出信号6从DCO信号4转换到XO信号2，直到两个时钟源的相似边沿(即上升边沿或下降边沿)紧密对齐(在小的界限内)，以最小化转换时间附近的频率波动。换言之，开关电路1被配置为在转换之前等待直到XO信号2和DCO信号4在小容差内同相。
除此之外，开关电路1还被配置为在XO时钟信号2(即被转换到的时钟信号)在相位上领先时(即当XO时钟信号2的下一个上升边沿将在DCO时钟信号4的下一个上升边沿之前出现时和/或当XO时钟信号2的下一个下降边沿将在DCO时钟信号4的下一个下降边沿之前出现时)，将输出时钟信号6从向下偏斜的DCO时钟信号4转换为XO时钟信号2。这确保了仍然发生的任何频率误差(由于相位对齐检测允许的容差界限)将在增加输出频率的方向上—即缩短循环周期—而不是将它减少。这对于确保平均输出频率保持接近由XO信号2定义的更高的标称频率是合乎需要的，而不是进一步降低到超出已经由向下偏斜的DCO信号4引起的降低。
在此示例中，电路1在时间42从DCO时钟信号4转换到XO时钟信号2，刚在XO时钟信号2从相对于DCO时钟信号4的相位落后改变到相对于DCO时钟信号4的相位领先之后。结果，输出时钟信号6由于时钟周期缩短而表现出频率的小幅增加。相反，如果电路1在时间44转换到XO时钟信号，其中XO时钟信号2相对于DCO时钟信号4在相位上落后，则由于时钟周期延长，输出时钟信号6将表现出频率的小幅减少。参考图3更详细地说明了为什么在此示例中频率的小幅增加优于频率的小幅减少的原因。
如果电路1要在两个不同的相应时间从DCO时钟信号4转换到XO时钟信号2，图3示出了模拟输出时钟信号6的频率对时间的两个曲线图46和48。上面的曲线图46假设地说明了，如果电路1将在图2的被转换到的时钟信号(XO信号2)相对于被转换离开的时钟信号(DCO信号4)在相位上落后的时间44处，在转换时刻之后输出信号6的频率将如何变化。下面的曲线图48说明了当电路1在图2的被转换到的信号(XO信号2)在相位上领先的时间42转换时，输出信号6的频率在转换时刻之后如何变化。下面的曲线图48反映了电路1的实际行为。
从曲线图46和48可以看出，输出时钟信号6的标称频率为16MHz，可接受的误差界限为±0.5％。由于电路1在转换前输出了向下偏斜的DCO时钟信号4，因此在转换时刻输出信号6的频率略低于标称频率16MHz，但在可接受的±0.5％误差界限内。
从曲线图46可以看出，如果电路1在XO信号2在相位上落后的时间44转换到XO信号2，则输出信号6在稳定到标称频率为16MHz(这是XO时钟信号2的频率)之前，将表现出频率的进一步小幅减少。结果，输出信号6在较短的时间段50内下降到低于-0.5％可接受的误差边界。这是不合需要的，因为任何依赖于输出时钟信号6用于定时目的的组件可能无法正确运行，而输出时钟信号6的频率落在可接受的误差界限之外。
另一方面，从曲线图48可以看出，当电路1在XO信号在相位上领先的时间42转换到XO信号2时，输出信号6在稳定到标称频率16MHz之前，表现出频率的小幅增加。结果，输出信号6的频率永远不会落在可接受的误差界限之外。因此，任何依赖于输出时钟信号6用于定时目的的组件将继续正确运行，因为输出时钟信号6不会偏离16MHz的标称频率太远。
当电路1从XO信号2转换到DCO信号4时，同样的原理也适用。为了将输出信号6的频率保持在可接受的误差界限内，DCO信号4(被转换到的信号)应该在相位上领先，假设DCO向下偏斜，以确保在转换后的时刻，输出信号6的频率在减少到向下偏斜的DCO信号4的频率之前略微增加。如果DCO信号4在相位上落后，输出信号6的频率反而会减少，导致输出信号6的平均(中间)频率进一步降低，甚至可能导致输出信号6下降到低于可接受的一个周期的误差界限。
如果DCO信号4向上偏斜而不是向下偏斜，可以相似地应用仅当转换到的信号在相位上领先时从DCO信号4转换到XO信号2(反之亦然)的原理，以便将输出信号6的频率保持在可接受的误差界限内，如图2和图3中所示。然而，为了将输出信号6的频率保持在可接受的界限内的同样的原因，在转换时刻被转换到的信号反而应该相对于被转换的信号在相位上落后：如果DCO信号4向上偏斜，输出信号6的频率需要避免进一步增加，以便保持在可接受的误差界限内。因此，在一些替代实施例中，与XO信号相比，DCO信号在频率上是向上偏斜的，并且开关电路被配置为在执行转换之前，等待直到被转换到的新时钟信号相位紧密对齐但在相位上落后于当前时钟信号。这样，任何剩余的频率误差都会导致输出频率减少，因此有助于减轻DCO频率向上偏斜的影响。
图4示出了更详细地说明相位对齐检测器14的示意图。相位对齐检测器14将XO时钟信号2和DCO时钟信号4作为输入，并输出PHASE_ALIGN信号52，PHASE_ALIGN信号52指示DCO信号4的上升边沿和下降边沿与XO信号2的对应边沿在较小的容差内对齐。相位对齐检测器14还将AFSM 18输出的复位信号17作为输入。
相位对齐检测器14包括两个延迟元件54和56、三个XNOR门58、60和62、NOR门64、AND门66和异步置位-复位(SR)锁存器68。DCO信号4被耦接到延迟元件54的输入端、第一XNOR门58的一个输入端和第三XNOR门62的一个输入端。延迟元件54的输出端耦接到第一XNOR门58的另一个输入端。XO信号2耦接到延迟元件56的输入端、第二XNOR门60的一个输入端、以及第三XNOR门62的另一个输入端。延迟元件56的输出端耦接到第二XNOR门60的另一个输入端。
延迟元件54和56可以包括在不改变信号的任何特性(例如频率)的情况下将传播延迟引入通过其中的信号的任何合适的模拟或数字组件(例如电阻器、串联的反相器对等)。两个延迟元件54、56引入了相同的延迟。延迟只是一个时钟周期的一部分。延迟持续时间是可配置的，取决于外部配置信号CFG 22。这样，延迟可以根据两个输入时钟信号之间的偏斜偏移量进行调整。延迟不能太大，否则会导致对齐不准确，也不能太小，否则会导致检测器14根本无法检测到任何相位对齐。在一些实施例中，延迟元件54、56可具有可用于补偿延迟单元中的工艺变化的附加修整输入(未示出)，以及可允许用于校准目的从电路1外部(延迟线临时配置在回路中)来监测延迟的附加输出(未示出)。
第一和第二XNOR门58和60的输出端耦接到NOR门64的相应输入端。NOR门64和第三XNOR门62的输出端耦接到AND门66的相应输入端。AND门66的输出端耦接到锁存器68的‘置位’输入端，并且锁存器68的‘复位’输入端耦接到AFSM 18输出的复位信号17。
现在将描述相位对齐检测器14的操作。第一XNOR门58将DCO信号4作为一个输入，并将DCO信号4的延迟版本作为另一个输入(在传播通过延迟元件54之后)。仅当其输入端处的两个信号处于不同状态时，第一XNOR门58才输出逻辑‘0’。为了使延迟的DCO信号4和非延迟的DCO信号4在第一XNOR门58的输入端处于不同的状态，非延迟的DCO信号4必须在由延迟元件54引入DCO信号4的时间延迟内已经改变了状态(即出现了上升边沿或下降边沿)。因此，第一XNOR门58输出脉冲(在短时间段内从逻辑‘1’变化到逻辑‘0’)，其持续时间由延迟元件54在DCO信号4的每个上升边沿和每个下降边沿处引入的时间延迟确定。
延迟元件56和第二XNOR门60以与延迟元件54和第一XNOR门58完全相同的方式运行，使得第二XNOR门60输出脉冲，其持续时间由延迟元件56在XO信号2的每个边沿(上升或下降)处引入的时间延迟确定。在此示例中，延迟元件54和56引入的时间延迟被选择为在制造能力允许的情况下尽可能接近相等。
NOR门64将第一和第二XNOR门58和60的输出作为其输入。仅当其输入端处的两个信号同时为逻辑‘0’时，NOR门64才输出逻辑‘1’。换言之，NOR门64仅在指示XNOR门58和60输出的脉冲的边沿对齐时才输出逻辑‘1’。因此，每当XO信号2和DCO信号4的边沿(上升或下降)基本上同时出现时，NOR门64输出脉冲(在短时间段内从逻辑‘0’变化到逻辑‘1’)，其具有由延迟元件54和56引入的时间延迟确定的容差。
因此，每当XO信号2的边沿和DCO信号4的边沿对齐时，NOR门64输出脉冲，而不管边沿是上升还是下降。因此，这意味着当XO信号2和DCO信号4的边沿对齐并接近同相时以及当两个信号2和4接近180°异相时，NOR门64输出脉冲。第三XNOR门62和AND门66的包括防止这些180°异相脉冲传播到锁存器68。
第三XNOR门62将XO信号2作为一个输入，将DCO信号4作为另一个输入。因此，如果XO信号2和DCO信号4在时间上的给定时刻处于相同状态，则第三XNOR门62仅输出逻辑‘1’。如果XO信号2和DCO信号4接近同相，则因此第三XNOR门62大部分时间输出逻辑‘1’(因为两个信号2和4将在大部分时间处于相同状态)。另一方面，如果XO信号2和DCO信号4接近180°异相，则第三XNOR门62大部分时间输出逻辑‘0’(因为两个信号2和4将在大部分时间处于不同的状态)。
AND门66将NOR门64和第三XNOR门62的输出作为其输入。AND门66仅在其输入端处的信号同时为逻辑‘1’时才输出逻辑‘1’。因此，这意味着每当XO信号2的边沿和DCO信号4的边沿对齐时，但仅当两个信号2和4接近同相时，AND门66输出逻辑‘1’脉冲，并且每当两个信号2和4接近180°异相时不输出脉冲。
AND门66的输出端耦接到锁存器68的‘置位’输入端。因此，当AND门66输出逻辑‘1’脉冲时，锁存器的输出(PHASE_ALIGN信号52)被设置为逻辑‘1’，并且它保持原样直到它被来自AFSM 18的复位信号17复位。因此锁存器68的输出(PHASE_ALIGN信号52)在XO信号2和DCO信号4的边沿已经在容差内达到同相对齐时发出信号，因为相位对齐检测器14最后被复位。PHASE_ALIGN信号52由图1中示出的AND门16的输入端之一接收。
锁存器68的输出由图1中所示的AFSM 18输出的复位信号17复位为逻辑‘0’。因此，AFSM 18负责确定锁存器68被复位的时序。
图5示出了当XO信号2和DCO信号4接近、达到并然后通过相位对齐时，在几个时钟周期内的电压的时间对齐模拟。顶部曲线示出了DCO信号4；第二曲线示出了XO信号2；第三曲线示出了过滤180°异相情况(与图5所示的周期无关)的第三XNOR门62的输出；第四曲线示出了第一XNOR门58的输出；第五曲线示出了第二XNOR门60的输出；底部曲线示出了AND门66的输出。
图6示出了更详细地说明符号检测器12的示意图。符号检测器12将XO时钟信号2和DCO时钟信号4作为输入，并输出指示两个输入时钟信号2和4中的哪一个在相位上领先的SIGN_DET信号70。符号检测器12还将CLK_SEL信号8作为输入。
符号检测器12包括下降边沿脉冲发生器72、上升边沿脉冲发生器74、反相器76、两个异步SR锁存器78和80、OR门82、计数器电路84、第三异步SR锁存器86、另一反相器88和多路复用器90。计数器电路84包括四位纹波计数器94、反相器96和第二上升边沿脉冲发生器98。
XO时钟信号2耦接到下降边沿脉冲发生器72和上升边沿脉冲发生器74的输入端。下降边沿脉冲发生器72的输出端耦接到锁存器78的‘置位’输入端，并且上升边沿脉冲发生器74的输出端耦接到锁存器80的‘置位’输入端。DCO时钟信号4耦接到反相器76的输入端、锁存器80的‘复位’输入端以及计数电路84的四位纹波计数器94的‘计数’输入端。反相器76的输出端耦接到锁存器78的‘复位’输入端。上升边沿脉冲发生器72可以包括用于每当在其输入端处检测到上升边沿时在其输出端处产生脉冲的任何适当的组件，并且下降边沿脉冲发生器74可以包括用于每当在其输入端处检测到下降边沿时在其输出端处产生脉冲的任何适当的组件。
锁存器78和80的输出端耦接到OR门82的输入端。OR门82的输出端耦接到第三锁存器86的‘置位’输入端，以及计数电路84的纹波计数器94的‘复位’输入端。计数电路84的输出端耦接到第三锁存器86的‘复位’输入端。第三锁存器86的输出端耦接到多路复用器90的输入端中的一个，并耦接到反相器88的输入端。反相器88的输出端耦接到多路复用器90的另一输入端。多路复用器90的‘选择’输入端接收CLK_SEL信号8。
在计数电路84内，纹波计数器94的输出端耦接到第二上升边沿脉冲发生器98的输入端和反相器96的输入端。反相器96的输出端耦接到纹波计数器94的‘使能’输入端。第二上升边沿脉冲发生器98的输出端，因此计数电路84的输出端，耦接到第三锁存器86的‘复位’输入端。
现在将描述符号检测器12的操作。每当在其输入端处的XO信号2中检测到下降边沿时，下降边沿脉冲发生器72就产生逻辑‘1’脉冲，并将其馈送到第一锁存器78的‘置位’输入端。反相器76使DCO信号4反相，并将经反相的DCO信号4馈送到锁存器78的‘复位’输入端。因此，当下降边沿脉冲发生器72产生脉冲时，锁存器78的输出被设置为逻辑‘1’，前提是锁存器78的‘复位’输入端处的信号为逻辑‘0’。由于锁存器78的‘复位’输入端耦接到经反相的DCO信号4，因此只有当DCO信号4为逻辑‘1’时才会出现这种情况。因此，当DCO信号4为逻辑‘1’时，仅当XO信号2中出现下降边沿(由来自下降边沿脉冲发生器72的脉冲指示)时，锁存器78的输出才被设置为逻辑‘1’。当反相器76的输出处出现上升边沿时，锁存器78的输出被复位为逻辑‘0’，每当DCO信号4中出现下降边沿时，该上升边沿就出现。因此，每当XO信号2的下降边沿先于(即领先于)DCO信号4的下降边沿至多半个DCO循环周期时，第一锁存器78在XO信号2的每个下降边沿和DCO信号4的每个下降边沿之间输出逻辑‘1’，否则输出逻辑‘0’。
每当在其输入端处的XO信号2中检测到上升边沿时，上升边沿脉冲发生器74就产生逻辑‘1’脉冲，并将其馈送到第二锁存器80的‘置位’输入端。因此，当上升边沿脉冲发生器74产生脉冲时，锁存器80的输出被设置为逻辑‘1’，前提是锁存器80的‘复位’输入端处的信号为逻辑‘0’。由于锁存器80的‘复位’输入端耦接到DCO信号4，因此只有当DCO信号为逻辑‘0’时才会出现这种情况。因此，仅当XO信号2出现上升边沿(由来自上升边沿脉冲发生器74的脉冲指示)，并且DCO信号4是逻辑‘0’时，锁存器80的输出才被设置为逻辑‘1’。当DCO信号4中出现上升边沿时，锁存器80的输出被重置为逻辑‘0’。因此，每当XO信号2的上升边沿先于(即领先于)DCO信号4的上升边沿至多半个DCO循环周期时，第二锁存器80在XO信号2的每个上升边沿和DCO信号4的每个上升边沿之间输出逻辑‘1’，否则输出逻辑‘0’。
图7举例说明了当XO信号2从落后于DCO信号4转变为领先于DCO信号4时第二锁存器(latch)80的这种行为。顶部曲线示出了上升边沿脉冲发生器74的输出；中间曲线示出了DCO信号4；并且底部曲线示出了第二锁存器80的输出。可以看出，锁存器80的输出是低电平，直到XO信号2的上升边沿开始到达DCO信号4的上升边沿之前的时刻，在该时刻，锁存器的输出开始随着每个XO上升边沿而脉冲调制为高电平。脉冲将逐渐加宽，直到信号达到180°异相。
在符号翻转之后，在符号检测器12中的第一个边沿上存在死区区域，因为锁存器78、80输出的脉冲将非常短并且可能不会传播。在布局中，可能会故意向DCO路径添加一些额外的路径延迟以补偿该死区，以使符号翻转非常接近XO时钟信号2实际开始领先的点。
锁存器78和80的输出端耦接到OR门82的相应输入端。因此，每当检测到XO信号2的上升边沿相对于DCO信号4的上升边沿在相位上领先时，或者检测到XO信号2的下降边沿相对于DCO信号4的下降边沿在相位上领先时，OR门82输出逻辑‘1’。OR门82的输出端耦接到第三锁存器86的‘置位’输入端。因此，当检测到XO信号2相对于DCO信号4在相位上领先时，无论这是从XO信号2的上升边沿还是下降边沿检测到的，第三锁存器86的输出被设置为逻辑‘1’。
OR门82的输出端还耦接到计数器电路84中的纹波计数器94的‘复位’输入端。纹波计数器94不限于四位，而是可以是包括任何适当数量的位的纹波计数器。计数器94用于在符号翻转后复位第三锁存器86。这是通过在存在来自锁存器78、80的脉冲时连续复位计数器来完成的，这表明XO信号2在相位上领先，但是当XO信号2不再在相位上领先时，将没有复位脉冲，因此计数器将开始计数，直到它溢出(即在本示例中为16个DCO周期后)。这触发了第三锁存器86的复位。这将在相位关系经过180°后不久发生。
更详细地说，纹波计数器94在其‘计数’输入端处接收DCO信号4并在DCO信号4的每个上升边沿增加其计数。纹波计数器94在OR门82的输出的每个上升边沿上被复位为零(即重新启动)。当XO信号2相对于DCO信号4在相位上领先时，OR门82连续地向纹波计数器94的‘复位’输入端输出逻辑‘1’的脉冲，从而当XO信号2相对于DCO信号4领先相位时，使纹波计数器94连续复位回‘0’。
当纹波计数器94溢出(即达到其最大计数，或者它达到最高有效位为逻辑‘1’的计数)时，它将逻辑‘1’输出到第二反相器96和第二上升边沿脉冲发生器98。这仅当XO信号2相对于DCO信号4在相位上落后时才发生，因为OR门82不连续输出逻辑‘1’的脉冲。然后，反相器96将逻辑‘0’输出到纹波计数器94的‘使能’输入端，从而使纹波计数器94保持当前计数，直到在‘复位’输入端处接收到来自OR门82的进一步脉冲，从而使计数器复位为零。第二上升边沿脉冲发生器98还在其输入端处检测来自计数器94的上升边沿，并将逻辑‘1’脉冲输出到第三锁存器86的‘复位’输入端。这将锁存器86的输出复位为逻辑‘0’。
因此，纹波计数器94在XO信号2相对于DCO信号4停止在相位上领先之后的短时间段内(即，刚在XO信号2和DCO信号4通过180°异相之后)复位锁存器86的输出。计数器电路84在XO信号2和DCO信号4通过180°异相之后的短时间段内复位锁存器86并不重要，前提是锁存器86在XO信号2和DCO信号4再次接近同相之前复位，因为相位对齐检测器14防止开关电路1从一个时钟信号转换到另一个时钟信号，直到XO信号2和DCO信号4接近同相。
因此，锁存器86的输出指示XO信号2相对于DCO信号4是否在相位上领先，其中，逻辑‘1’的输出指示XO信号2在相位上领先，逻辑‘0’的输出指示XO信号2在相位上落后。锁存器86的输出馈送到多路复用器90的一个输入端和反相器88的输入端。然后，反相器88的输出被馈送到多路复用器90的另一输入端。因此，多路复用器90的一个输入是锁存器86的输出，而另一个是锁存器86的反相输出。因此，多路复用器86的非反相输入(用逻辑‘1’)指示XO信号2相对于DCO信号4在相位上领先，而多路复用器86的反相输入(用逻辑‘1’)指示DCO信号4相对于XO信号2在相位上领先。CLK_SEL信号8确定这两个输入中的哪一个由多路复用器90输出，从而允许符号检测器14输出指示XO信号2在相位上领先的信号(如果XO信号2是要由开关电路1转换到的信号)，或者输出指示DCO信号4在相位上领先的信号(如果DCO信号4是要由开关电路1转换到的信号)。
回到图1，可以看出符号检测器12和相位对齐检测器14的输出耦接到AND门16的输入。因此，仅当符号检测器12和相位对齐检测器14的输出二者都是逻辑‘1’时，AND门16才输出逻辑‘1’。因此，这意味着AND门16的输出是指示相位对齐检测器14已检测到两个时钟信号2、4接近同相并且符号检测器12已检测到转换到的时钟信号2、4中的任何一个在相位上领先的信号。AND门16的输出耦接到AFSM 18的输入，从而允许AFSM 18通过检测AND门16输出的逻辑‘1’来检测在时钟信号2和4之间转换的必要标准何时被满足。
AFSM 18被配置为当AFSM 18检测到由AND门16输出的逻辑‘1’时，从而指示满足转换时钟信号的标准，响应于指示开关电路1应该从输出XO信号2转换到输出DCO信号4的CLK_SEL信号8，向多路复用器10输出CLK_SWITCH信号20，或反之亦然。CLK_SWITCH信号20用作多路复用器10的控制输入，从而确定应该输出多路复用器10的输入中的哪一个。可以将CLK_SWITCH信号20提供给SoC 3的其他部件，以指示当前正在输出时钟信号2或4中的哪一个。
通常，如果CLK_SEL信号8已经指示转换应当执行，则AFSM 18被配置为响应于AND门16的输出变化为逻辑‘1’(即上升边沿)，立即输出CLK_SWITCH信号20。这确保当满足转换标准时，就尽快执行时钟信号2和4之间的转换。通过AFSM 18和多路复用器10的适当设计，可以确保转换过程在不到半个时钟周期内完成，从而转换总是在信号2、4二者处于相同状态时发生。
然而，如果AND门16的输出已经指示满足这样做的标准，则AFSM 18被配置为在接收到CLK_SEL信号8的变化时不立即从一个时钟信号2或4转换到另一个时钟信号，而是延迟转换，直到AND门16的输出下一次转变为逻辑‘1’。这是因为接收到CLK_SEL信号8的时间可能正好在可接受的转变周期的最后—即时钟信号2和4同相，在容差范围内，并且被转换到的信号在相位领先，但是两个时钟信号2和4的相位恰好即将移动得太远而无法转换。这意味着AFSM 18实际上等待时钟信号2和4之间的相位关系改变几乎整个周期，直到两个信号2和4再次接近同相并且转换到的时钟信号在相位上领先。这避免了在由于启动转换过程所花费的时间而导致可能不合需要的时间转换时钟信号而引起的不确定性。
在一些实施方案中，符号检测器12可以包括另外的AFSM，该AFSM被配置为控制到相位检测器14的锁存器68的‘复位’信号17。在这样的实施方案中，另外的AFSM被配置为在释放‘复位’信号17之前确保两个时钟边沿已经到达，并且SIGN_DET信号70当前为逻辑‘0’(即低电平)。这样做时，由相位检测器14输出的PHASE_ALIGN信号52仅在符号检测器12AFSM检测到两个时钟边沿已经到达并且SIGN_DET信号70当前为逻辑‘0’(即低电平)之后发出信号，从而避免如上所述在不合需要的时间转换所产生的任何不确定性。因此，AND门16被配置为仅在满足所有转换条件时才输出逻辑‘1’。
在一些实施方案中，AFSM 18还可以提供允许即使在不满足对齐条件时也可以强制转换的超控机制。
本领域技术人员将理解，本发明已经通过描述其一个或多个具体实施例来说明，但不限于这些实施例；在所附权利要求的范围内，可以进行许多变化和修改。

Claims (15)

1.一种时钟选择器电路，包括：
第一输入端，用于接收具有参考频率的参考时钟信号；
第二输入端，用于接收具有偏移频率的偏移时钟信号，其中所述偏移频率与所述参考频率相差了频率偏移量；
时钟输出端，用于输出所述参考时钟信号或所述偏移时钟信号作为输出时钟信号；以及
开关电路，
其中，所述开关电路包括开关输入端并且被布置为，当所述时钟选择器电路输出所述参考时钟信号和所述偏移时钟信号中的当前时钟信号作为所述输出时钟信号时，响应于在所述开关输入端处接收到指示所述输出时钟信号应转换为所述参考时钟信号和所述偏移时钟信号中的新时钟信号的转换信号，检测所述参考时钟信号和所述偏移时钟信号的相似边沿何时在预定容差内对齐，其中如果所述偏移频率低于所述参考频率，所述新时钟信号在相位上领先于所述当前时钟信号，或者如果所述偏移频率高于所述参考频率，所述新时钟信号在相位上落后于所述当前时钟信号，并且响应于所述检测，转换到从所述时钟输出端输出所述新时钟信号。
2.根据权利要求1所述的时钟选择器电路，其中，所述时钟选择器电路被布置为在所述开关电路检测到所述参考时钟信号和所述偏移时钟信号的相似边沿在预定容差内对齐之后，在小于所述参考时钟信号的半个时钟周期内转换到从所述时钟输出端输出所述新时钟信号，其中如果所述偏移频率低于所述参考频率，所述新时钟信号在相位上领先于所述当前时钟信号，或者如果所述偏移频率高于所述参考频率，所述新时钟信号在相位上落后于所述当前时钟信号。
3.根据权利要求1或2所述的时钟选择器电路，其中，所述时钟选择器电路被布置为接收低于所述参考频率的偏移时钟信号，并且其中所述开关电路被配置为检测所述新时钟信号何时在相位上领先于所述当前时钟信号。
4.根据前述权利要求中任一项所述的时钟选择器电路，其中，所述开关电路被布置为基于所述参考时钟信号和所述偏移时钟信号的上升边沿和下降边沿来确定相位对齐。
5.根据前述权利要求中任一项所述的时钟选择器电路，其中，所述开关电路包括相位对齐检测器电路，所述相位对齐检测器电路被布置为当所述参考时钟信号和所述偏移时钟信号的相似边沿在所述预定容差内对齐时输出相位对齐信号。
6.根据权利要求5所述的时钟选择器电路，其中，所述相位对齐检测器电路包括复位输入端并且被配置为在所述复位输入端处接收到复位信号后，响应于检测到所述参考时钟信号和所述偏移时钟信号的相似边沿在所述预定容差内被对齐而发出信号。
7.根据前述权利要求中任一项所述的时钟选择器电路，其中，所述开关电路包括符号检测器电路，所述符号检测器电路被布置成输出符号信号，所述符号信号指示所述参考时钟信号是否或何时在相位上领先于所述偏移时钟信号。
8.根据权利要求7所述的时钟选择器电路，其中，所述开关电路包括相位对齐检测器电路，所述相位对齐检测器电路被布置为当所述参考时钟信号和所述偏移时钟信号的相似边沿在所述预定容差内对齐时输出相位对齐信号，并且其中所述开关电路被配置为使用所述相位对齐信号和所述符号信号来确定何时开始从所述时钟输出端输出所述新时钟信号。
9.根据权利要求8所述的时钟选择器电路，其中，所述开关电路被布置为将所述相位对齐信号和所述符号信号组合在逻辑AND门中。
10.根据前述权利要求中任一项所述的时钟选择器电路，包括相位对齐检测器电路，所述相位对齐检测器电路被布置为：
每当所述参考时钟信号中出现上升边沿和每当所述参考时钟信号中出现下降边沿时，生成参考时钟脉冲；
每当所述偏移时钟信号中出现上升边沿和每当所述偏移时钟信号中出现下降边沿时，生成偏移时钟脉冲；以及
每当所述参考时钟信号的边沿出现在所述偏移时钟信号的相似边沿的预定时间间隔内时，使用所述参考时钟脉冲和所述偏移时钟脉冲来生成对齐脉冲。
11.根据权利要求10所述的时钟选择器电路，其中，所述相位对齐检测器电路包括：
用于生成所述参考时钟脉冲的第一逻辑门，其中所述第一逻辑门的第一输入端被布置为接收所述参考时钟信号，并且所述第一逻辑门的第二输入端被布置为接收所述参考时钟信号的延时版本；
用于生成所述偏移时钟脉冲的第二逻辑门，其中所述第二逻辑门的第一输入端被布置为接收所述偏移时钟信号，并且所述第二逻辑门的第二输入端被布置为接收所述偏移时钟信号的延时版本；以及
用于生成所述对齐脉冲的进一步逻辑门，其中所述进一步逻辑门的第一输入端被布置为接收所述第一逻辑门的输出，并且所述进一步逻辑门的第二输入端被布置为接收所述第二逻辑门的输出。
12.根据前述权利要求中任一项所述的时钟选择器电路，包括符号检测器电路，所述符号检测器电路包括第一边沿对齐检测器和第二边沿对齐检测器，所述第一边沿对齐检测器被配置为每当在所述偏移时钟信号为高电平时检测到所述参考时钟信号的下降边沿时输出脉冲，所述第二边沿对齐检测器被配置为每当在所述偏移时钟信号为低电平时检测到所述参考时钟信号的上升边沿时输出脉冲。
13.一种包括根据前述权利要求中任一项所述的时钟选择器电路的电子装置，其中所述电子设备进一步包括被布置为由所述时钟选择器电路输出的所述输出时钟信号进行时钟控制的电路。
14.一种转换时钟信号的方法，所述方法包括：
接收具有参考频率的参考时钟信号；
接收具有偏移频率的偏移时钟信号，其中所述偏移频率与所述参考频率相差了频率偏移量；
输出所述参考时钟信号和所述偏移时钟信号中的当前时钟信号作为输出时钟信号；
接收指示所述输出时钟信号应转换为所述参考时钟信号和所述偏移时钟信号中的新时钟信号的转换信号；
响应于接收到所述转换信号，检测所述参考时钟信号和所述偏移时钟信号的相似边沿何时在预定容差内对齐，其中，如果所述偏移频率低于所述参考频率，所述新时钟信号在相位上领先于所述当前时钟信号，或者如果所述偏移频率高于所述参考频率，所述新时钟信号在相位上落后于所述当前时钟信号；以及
响应于所述检测，开始输出所述新时钟信号作为所述输出时钟信号。
15.根据权利要求14所述的方法，其中，所述频率偏移量小于所述参考频率的10％。
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