CN109428570A - 施密特触发电路 - Google Patents

Abstract

实施方式的施密特触发电路大体包含：第一电路，输出基于第一节点的电位的输出信号，当在输出第一逻辑电平的输出信号的期间接收到第一阈值以上的输入信号时输出第二逻辑电平的输出信号，当在输出第二逻辑电平的输出信号的期间接收到第二阈值以下的输入信号时输出第一逻辑电平的输出信号；第二电路，将第一端与第一电位节点连接，根据输出信号的逻辑电平在第一及第二端之间流动电流；第一开关，基于选择信号将第二电路的第二端与第一节点连接或切断；第三电路，在第三端与第二电位节点连接，根据输出信号的逻辑电平在第三及第四端之间与第二电路排他地流动电流；第二开关，基于选择信号将第一节点与第三电路的第四端电连接或切断。

Description

施密特触发电路

关联申请

本申请以日本专利申请2017-170249号(申请日：2017年9月5日)为基础申请享受优先权。本申请通过参照该基础申请而涵盖该基础申请的全部内容。

技术领域

实施方式大体上涉及一种施密特触发电路。

背景技术

一般而言，数字输入信号当具有高于某一阈值的电压时被判断为高电平，当具有低于该阈值的电压时被判断为低电平。例如，当判断为低电平的输入信号的电压上升而超过阈值时，判断为输入信号变成了高电平。同样，当判断为高电平的输入信号的电压下降而处于该阈值以下时，判断为输入信号变成了低电平。

在处理这种数字信号的电路中，有时使用施密特触发电路。施密特触发电路也接收数字输入信号，并输出与输入信号的逻辑电平相应的数字信号。另一方面，在施密特触发电路中，判断为低电平的输入信号的电压被判断为上升而变成了高电平的边界即阈值，与判断为高电平的输入信号的电压被判断为下降而变成了低电平的边界即阈值是不同的。

发明内容

实施方式提供一种具有经过改善的性能的施密特触发电路。

实施方式的施密特触发电路大体上包含第一电路、第二电路、第一开关、第三电路、第二开关。第一电路输出基于第一节点的电位的输出信号，当在输出第一逻辑电平的输出信号的期间接收到第一阈值以上的输入信号时，输出第二逻辑电平的输出信号，当在输出第二逻辑电平的输出信号的期间接收到第二阈值以下的输入信号时，输出第一逻辑电平的输出信号。第二电路将第一端与第一电位节点连接，根据输出信号的逻辑电平在第一及第二端之间流动电流。第一开关基于选择信号将第二电路的第二端与第一节点连接或切断。第三电路在第三端与第二电位节点连接，根据输出信号的逻辑电平在第三及第四端之间与第二电路排他地流动电流。第二开关基于选择信号将第一节点与第三电路的第四端电连接或切断。

附图说明

图1示出了第一实施方式的施密特触发电路及包含它的半导体装置的布局的例子。

图2是第一实施方式的施密特触发电路的电路图。

图3示出了第一实施方式的基本施密特触发部的输入电压与输出电压的关系。

图4示出了第一实施方式的施密特触发电路一个状态。

图5示出了第一实施方式的施密特触发电路的另一个状态。

图6示出了第一实施方式的施密特触发电路的输入电压与输出电压的关系。

图7示出了第一实施方式的施密特触发电路的具体例子。

图8的(a)及(b)示出了参照用的施密特触发电路的输入电压与输出电压的关系。

图9示出了第二实施方式的施密特触发电路及包含它的半导体装置的布局的例子。

图10示出了第二实施方式的施密特触发电路的具体例子。

图11示出了第三实施方式的施密特触发电路的具体例子。

具体实施方式

以下参照附图描述实施方式。在以下描述中，有时对具有基本相同的功能及结构的构成要素标注相同附图标记，并省略重复说明。附图是示意性的，另外，对某一实施方式的描述，只要没有明确或者明显排除，就同时还全部用作对其它实施方式的描述。

在本说明书及权利要求书中，所谓某第一要素与另一第二要素“连接”，包含第一要素直接地、或者经由始终或选择性地具有导电性的要素与第二要素连接。

(第一实施方式)

图1示意性地示出了第一实施方式的施密特触发电路1及包含施密特触发电路1的半导体装置100的布局的例子。图1示出了从上方观察第一实施方式的半导体装置100的情况、即沿着半导体装置100展开的xy面的情况。半导体装置100例如构成为一个芯片。

如图1所示，半导体装置100包含核心逻辑部20及多个周边电路部30。核心逻辑部20例如位于半导体装置100的xy面上的中央，周边电路部30位于核心逻辑部20周围。

核心逻辑部20包含各种有源元件(例如晶体管、电容器)及无源元件(例如电阻元件、配线)，进行各种信号处理，向周边电路部30发送信号，并从周边电路部30接收信号。

周边电路部30例如包含多个管脚(pad，未图示)。管脚接收向半导体装置100输入的信号及电源电位，另外还从半导体装置100输出信号。电源电位包含电源电位VDD、接地电位VSS及周边电路用的电源电位VDDIO。电源电位VDD及接地电位VSS例如提供给核心逻辑部20。

周边电路部30中的至少一个包含施密特触发电路1。施密特触发电路1从设有施密特触发电路1的周边电路部30中的管脚接收输入信号VIN。施密特触发电路1接收电源电位VDDIO及接地电位VSS，使用电源电位VDDIO进行动作，将基于输入信号VIN的输出信号VOUT提供给核心逻辑部20。电源电位VDDIO是至少两个大小不同的电位中的任一个，高于接地电位VSS。施密特触发电路1能够以两个不同大小的电源电位VDDIO中的任一个动作。

施密特触发电路1作为半导体装置100所用的输入缓冲器发挥作用。施密特触发电路1从核心逻辑部30接收数字的选择信号VSEL，并以基于选择信号VSEL的模式动作。具体而言，施密特触发电路1在接收到第一逻辑电平的选择信号VSEL的期间以第一模式动作，在接收到第二逻辑电平的选择信号VSEL的期间以第二模式动作。

选择信号VSEL由核心逻辑部20基于来自半导体装置100外部的电压选择信号生成。电压选择信号由与半导体装置100不同的电路基于半导体装置100的用户生成。选择信号VSEL的高电平的电压基于电源电位VDDIO。例如，在核心逻辑部20中生成在高电平下具有电源电位VDD的信号，并利用电位转换电路(未图示)将该生成的信号转换成在高电平下具有电源电位VDDIO的信号，由此，生成选择信号VSEL。

选择信号VSEL与电源电位VDDIO的大小连动。具体而言，在向半导体装置100提供某个第一大小的电源电位VDDIO的情况下，选择信号VSEL具有第一逻辑电平，在向半导体装置100提供第二大小的电源电位VDDIO的情况下，选择信号VSEL具有第二逻辑电平。

图2是第一实施方式的施密特触发电路1的电路图。如图2所示，施密特触发电路1包含基本施密特触发部(电路)11、分流电路12、开关电路13、分流电路14、开关电路15及逆变电路IV1。

基本施密特触发部11连接在被提供电位VDDIO的节点(称作“节点VDDIO”)和被提供电位VSS的节点(称作“节点VSS”)之间。

基本施密特触发部11可以是已知的任意施密特触发电路，只要具有图3所示的滞后特性即可。即，如图3所示，基本施密特触发部11在接收到阈值VTH－以下的电压的输入信号VIN的期间，持续输出电压VSS的低电平的输出信号VOUT。另外，当在基本施密特触发部11输出低电平的输出信号VOUT的期间，输入信号VIN的电压上升到阈值VTH+以上时，基本施密特触发部11开始输出电压VDDIOH的高电平的输出信号VOUT。电压VDDIOH是多个电源电压VDDIO中的一个。另外，当在基本施密特触发部11输出高电平的输出信号VOUT的期间，输入信号VIN的电压下降到阈值VTH－以下时，基本施密特触发部11开始输出电压VSS的低电平的输出信号OUT。即，基本施密特触发部11具有阈值VTH+和阈值VTH－。当判断为低电平的输入信号VIN超过阈值VTH+时，判断为输入信号VIN变成了高电平。当判断为高电平的输入信号VIN低于阈值VTH－时，判断为输入信号VIN变成了低电平。阈值VTH－及VTH+是在施密特触发电路1以大小不同的多个电源电位VDDIO中的任一个电源电位动作时一并进行设定(最优处理)的。

作为用于使这种动作成为可能的一个例子，基本施密特触发部11可以具有以下构造。基本施密特触发部11包含节点N1、逆变电路IV1、两个分流电路(未图示)。逆变电路IV1的输入端与节点N1连接，逆变电路IV1的输出是输出输出信号VOUT。一个分流电路设于节点VDDIO与节点N1之间，另一个分流电路设于节点N1与节点VSS之间。两个分流电路中的一个在接收到第一逻辑电平的输出信号VOUT时被设为使能，在节点VDDIO与N1之间形成电流路径。两个分流电路中的另一个在接收到第二逻辑电平的输出信号VOUT时被设为使能，在节点N1与节点VSS之间形成电流路径。因此，两个分流电路中仅有一方被排他地设为使能。

回到图2。分流电路12及开关电路13按照该顺序串联连接在节点VDDIO与节点N1之间。分流电路12被基于输出信号VOUT的逻辑电平设为激活或非激活，在接收到第一逻辑电平的输出信号VOUT的期间设为激活，在接收到第二逻辑电平的输出信号VOUT的期间设为非激活。分流电路12在设为激活的期间在节点VDDIO与开关电路13之间形成电流路径。

开关电路13在来自开关电路13外部的控制下导通或断开，例如基于选择信号VSEL的逻辑电平导通或断开，例如在选择信号VSEL为第一逻辑电平的期间断开，在选择信号VSEL为第二逻辑电平的期间导通。开关电路13对分流电路12与节点VDDIO和节点N1的电连接进行控制，在导通期间，将分流电路12与节点VDDIO和节点N1电连接。换言之，导通的开关电路13能够根据分流电路12的激活或非激活来决定节点VDDIO与节点N1之间有无电流路径。这种状态以下被称为分流电路12使能。因此，当分流电路12使能时，分流电路12能够与开关电路13配合地在节点VDDIO与节点N1之间形成电流路径。相反，在开关电路13断开的期间，分流电路12被设为非使能，无论输出信号VOUT的逻辑电平如何都不能作为电流路径发挥作用。

开关电路15及分流电路14按照该顺序连接在节点N1与节点VSS之间。分流电路14被基于输出信号VOUT的逻辑电平设为激活或非激活，在接收到第二逻辑电平的输出信号VOUT的期间设为激活，在接收到第一逻辑电平的输出信号VOUT的期间设为非激活。因此，分流电路12及分流电路14中仅有一方被排他地设为激活。分流电路14在被激活的期间在开关电路15与节点VSS之间形成电流路径。

开关电路15在来自开关电路15外部的控制下导通或断开，例如基于选择信号VSEL的逻辑电平导通或断开，例如在选择信号VSEL为第一逻辑电平的期间断开，在选择信号VSEL为第二逻辑电平的期间导通。因此，开关电路13及开关电路15或一起导通，或一起断开。开关电路15对分流电路14与节点N1和节点VSS的电连接进行控制，在导通期间，将分流电路14与节点N1和节点VSS电连接。换言之，导通的开关电路15能够根据分流电路14的激活或非激活来决定节点N1与节点VSS之间有无电流路径。这种状态以下被称为分流电路14使能。因此，当分流电路14使能时，分流电路14能够与开关电路15配合地在节点N1与节点VSS之间形成电流路径。相反，在开关电路15断开的期间，分流电路14被设为非使能，无论输出信号VOUT的逻辑电平如何都不能作为电流路径发挥作用。

分流电路12及分流电路14以如下方式动作。在信号VSEL为第一逻辑电平的期间，如图4所示，开关电路13及开关电路15断开，分流电路12及分流电路14非使能。

另一方面，在信号VSEL为第二逻辑电平的期间，开关电路13及开关电路15导通，如图5所示，分流电路12及分流电路14使能。因此，基于输出信号VOUT，排他地激活分流电路12及分流电路14中的一方，分流电路12及分流电路14中被激活的一方形成电流路径。因此，施密特触发电路1在分流电路12激活时和在分流电路14激活时具有不同的状态，这种状态的不同引起了施密特触发电路1的阈值的非对称性。并且，该非对称性对施密特触发电路1赋予了滞后特性。

以下，将选择信号VSEL为第一逻辑电平、分流电路12及分流电路14非使能的模式称为高电压模式，将选择信号VSEL为第二逻辑电平、分流电路12及分流电路14使能的模式称为低电压模式。在高电压模式下，节点VDDIO为电位VDDIOH，在低电压模式下，节点VDDIO为电位VDDIOL。电位VDDIOL是多个电源电压VDDIO中的一个，低于电位VDDIOH。

接着，参照图6描述施密特触发电路1整体的动作。图6示出了第一实施方式的施密特触发电路1的输入电压与输出电压的关系。图6另外还分别针对低电压模式及高电压模式示出了输入电压及输出电压的关系。在高电压模式下，如上所述，分流电路12及分流电路14非使能，施密特触发电路1表现出基本施密特触发部11所具有的特性。即，在高电压模式下，施密特触发电路1在接收到阈值VTH－以下的电压的输入信号VIN的期间，持续输出电压VSS的低电平的输出信号VOUT。另外，当在施密特触发电路1输出低电平的输出信号VOUT的期间，输入信号VIN的电压上升到阈值VTH+以上时，施密特触发电路1开始输出电压VDDIOH的高电平的输出信号VOUT。另外，当在施密特触发电路1输出高电平的输出信号VOUT的期间，输入信号VIN的电压下降到阈值VTH－以下时，施密特触发电路1开始输出电压VSS的低电平的输出信号VOUT。

另一方面，在低电压模式下，分流电路12及分流电路14使能。因此，节点VDDIO与节点N1之间的电流路径的数量多于高电压模式下的数量，另外，节点N1与节点VSS之间的电流路径的数量多于高电压模式下的数量。输出低电平的输出信号VOUT的施密特触发电路1在接收到阈值VTL－(＜阈值VTH－)以下的电压的输入信号VIN的期间，持续输出电压VSS的低电平的输出信号VOUT。另外，当在施密特触发电路1输出低电平的输出信号VOUT的期间，输入信号VIN的电压上升到阈值VTL+(＜阈值VTH+)以上时，施密特触发电路1开始输出电压VDDIOL的高电平的输出信号VOUT。另外，当在施密特触发电路1输出高电平的输出信号VOUT的期间，输入信号VIN的电压下降到阈值VTL－以下时，施密特触发电路1开始输出电压VSS的低电平的输出信号VOUT。

如上所述，在分流电路12及分流电路14非使能的期间，基本施密特触发部11的特性是施密特触发电路1的特性。即，分流电路12及分流电路14对基本施密特触发部11单独动作的情况下的施密特触发电路1的特性没有影响。

接着，参照图7描述施密特触发电路1的具体例子。如图7所示，基本施密特触发部11包含p型的MOSFET(metal oxide semiconductor field effect transistor：金属氧化物半导体场效应晶体管)TP1、TP2、TP3及TP4，以及n型的MOSFET TN1、TN2、TN3及TN4。

晶体管TP1、TP2、TN2及TN1按照该顺序串联连接在节点VDDIO与节点VSS之间，构成逆变电路。晶体管TP1、TP2、TN1及TN2在各自的栅极接收输入信号VIN。连接晶体管TP2和晶体管TN2的节点是节点N1。

晶体管TP3连接在节点VDDIO与连接晶体管TP1和晶体管TP2的节点N2之间。晶体管TP3在栅极接收输出信号VOUT，作为节点VDDIO与节点N2之间的分流电路发挥作用，晶体管TP3在导通期间，在节点VDDIO与节点N2之间形成电流路径。

晶体管TN3连接在连接晶体管TN2和晶体管TN1的节点N3与节点VSS之间。晶体管TN3在栅极接收输出信号VOUT，作为节点N3与节点VSS之间的分流电路发挥作用，晶体管TN3在导通期间，在节点N3与节点VSS之间形成电流路径。

晶体管TP4及晶体管TN4构成逆变电路IV1。即，晶体管TP4及晶体管TN4按照该顺序串联连接在节点VDDIO与节点VSS之间，在各自的栅极与节点N1连接。连接晶体管TP4和晶体管TN4的节点输出输出信号VOUT。

分流电路12及开关电路13分别包含p型的MOSFET TP11及TP12。晶体管TP11在第一端与节点VDDIO连接，在第二端与晶体管TP12的第一端连接。晶体管TP12的第二端是节点N2，经由晶体管TP2与节点N1连接。晶体管TP11在栅极接收输出信号VOUT。晶体管TP12在栅极接收逆变电路IV2的输出信号。

分流电路14及开关电路15分别包含n型的MOSFET TN11及TN12。晶体管TN11在第一端与节点VSS连接，在第二端与晶体管TN12的第一端连接。晶体管TN12的第二端是节点N3，经由晶体管TN2与节点N1连接。晶体管TN11在栅极接收输出信号VOUT。晶体管TN12在栅极接收选择信号VSEL。

晶体管TP21及晶体管TN21构成逆变电路IV2。即，晶体管TP21及晶体管TN21按照该顺序串联连接在节点VDDIO与节点VSS之间，在各自的栅极接收选择信号VSEL。连接晶体管TP21和晶体管TN21的节点输出逆变电路IV2的输出信号。

在选择信号VSEL为低电平的期间，施密特触发电路1处于高电压模式。在高电压模式下，晶体管TP12断开，因此，分流电路12(晶体管TP11)无论输出信号VOUT的逻辑电平如何都不能作为节点VDDIO与节点N2之间的电流路径发挥作用。同样，在高电压模式下，晶体管TN12断开，因此，分流电路14(晶体管TN11)无论输出信号VOUT的逻辑电平如何都不能作为节点N3与节点VSS之间的电流路径发挥作用。在高电压模式下，基于输出信号VOUT的逻辑电平，晶体管TP3及TN3中的一方排他地导通，由此，施密特触发电路1表现出图6中用实线示出的特性。

例如，能够通过调整晶体管TP3及TN3的特性，将阈值VTH－及VTH+分别设定为所希望的值。

另一方面，在选择信号VSEL为高电平的期间，施密特触发电路1处于低电压模式。在低电压模式下，晶体管TP12导通，因此，分流电路12(晶体管TP11)能够基于输出信号VOUT的逻辑电平作为节点VDDIO与节点N2之间的电流路径发挥作用。同样，在低电压模式下，晶体管TN12导通，因此，分流电路14(晶体管TN11)能够基于输出信号VOUT的逻辑电平作为节点N3与节点VSS之间的电流路径发挥作用。在低电压模式下，基于输出信号VOUT的逻辑电平，晶体管TP3及TP11的组合及晶体管TN3及TN11的组合中的一方排他地导通，由此，施密特触发电路1表现出图6中用虚线示出的特性。

例如，能够通过调整晶体管TP3、TP11及TP12的特性，将阈值VTL－设定为所希望的值。例如，能够通过调整晶体管TN3、TN11及TN12的特性，将阈值VTL+设定为所希望的值。

第一实施方式的施密特触发电路1在大小不同的两个电源电位VDDIO中的任一个电源电位时都能够以幅度较大的滞后特性动作。具体细节如下。

一般而言，施密特触发电路要求具有差异较大的两个阈值。即，优选的是，判断为低电平的输入信号VIN转变成高电平的边界阈值与判定为高电平的输入信号VIN转变成低电平的边界阈值之差(阈值差)较大。阈值差较大，关系到施密特触发电路性能的提高。另一方面，由于标准等原因，要求阈值处于范围内。除了实现这些要件以外，最近，还要求施密特触发电路能够以多个电源电位进行动作。在该情况下，在以多个电源电位中的任一个电源电位进行动作的情况下，也希望同时满足较大的阈值差和阈值处于范围内这两个要件。然而，为了满足要件而在某一电源电位下经过最优处理的施密特触发电路在其他电源电位下有时不能满足要件，有时不能在多个电源电位的双方下都满足要件。

图8中示出了这一问题。图8示出了参照用的施密特触发电路的输入电压与输出电压的关系。更具体而言，图8的(a)示出了根据较高一方的电源电位时的动作(高电压模式)进行了最优处理的情况下的高电压模式的特性以及较低一方的电源电位时的动作(低电压模式)的特性。另一方面，图8的(b)示出了根据低电压模式进行了最优处理的情况下的高电压模式的特性以及低电压模式的特性。

如图8的(a)所示，通过以高电压模式为焦点进行设定(最优处理)，高电压模式下的两个阈值VTHa－与VTHa+之差ΔVTHa较大。但是，低电压模式下的两个阈值VTLa－与VTLa+之差ΔVTLa较小，不能满足某一标准下的要件(例如，ΔVTLa≥0.1×VDDIO)。另一方面，如图7所示，通过以低电压模式为焦点进行设定，低电压模式下的两个阈值VTLb－与VTLb+之差ΔVTLb较大，满足了要件(ΔVTLb≥0.1×VDDIO)。但是，为了在低电压模式下实现较大的阈值差ΔVTLb而对施密特触发电路进行的设定，导致了高电压模式下的两个阈值VTHb－与VTHb+之差ΔVTHb较大，阈值VTHb+不能满足某一标准下的某一要件(例如，VTHb+＜UL＝0.75×VDDIO以下)。这样，不能在两个不同的电源电位下同时满足较大的阈值差和阈值处于上限以下这两个要件。

第一实施方式的施密特触发电路1接收与提供给半导体装置100的电源电位VDDIO的大小建立关联的选择信号VSEL，并具有根据选择信号VSEL而设为非使能或使能的分流电路12及分流电路14。这就能够通过选择信号VSEL的逻辑电平，使施密特触发电路1具有相互不同的特性。因此，在以多个不同大小中的某一大小的电源电位VDDIO进行动作(例如低电压模式)的情况下和以其他大小的电源电位VDDIO进行动作的情况(高电压模式)下，能够独立地设定施密特触发电路1的特性。这就能够在大小不同的两个电源电位下的动作中分别进行设定(最优处理)。因此，在大小不同的两个电源电位下的动作中，例如，能够分别同时满足较大的阈值差和阈值处于上限以下这两个要件。

(第二实施方式)

在第二实施方式中，向施密特触发电路1提供输入使能信号。

图9示意性地示出了第二实施方式的施密特触发电路1及包含施密特触发电路1的半导体装置100的布局的例子，对应第一实施方式的图1。如图9所示，核心逻辑部20向施密特触发电路1提供输入使能信号IE。输入使能信号IE例如是1比特信号。施密特触发电路1在接收到生效的输入使能信号IE的期间被设为使能，在接收到否定的输入使能信号IE的期间被设为非使能。施密特触发电路1在设为使能的期间以参照图2～图6描述的方式动作。

图10示出了第二实施方式的施密特触发电路1的具体例子。如图10所示，施密特触发电路1还包含n型的MOSFET TN31、TN32及TN33、，以及p型的MOSFET TP31。晶体管TN31、TN32、TN33及TP31控制基于输入使能信号IE的施密特触发电路1的使能及非使能。

晶体管TN31连接在晶体管TN1与节点VSS之间。晶体管TN32连接在晶体管TN3与节点VSS之间。晶体管TN33连接在晶体管TN11与节点VSS之间。晶体管TN31、TN32及TN33在各自的栅极接收输入使能信号IE。

晶体管TP31连接在节点VDDIO与节点N1之间，在栅极接收输入使能信号IE。

在输入使能信号IE为高电平的期间，晶体管TN31、TN32及TN33导通，因此，施密特触发电路1被设为使能，能够以参照图2～图6描述的方式动作。另一方面，在输入使能信号IE为低电平的期间，晶体管TN31、TN32及TN33断开，另外，晶体管TP31导通。因此，施密特触发电路1无论输入信号VIN的逻辑电平如何都持续输出低电平的输出信号VOUT。

与第一实施方式相同，第二实施方式的施密特触发电路1接收与提供给半导体装置100的电源电位VDDIO的大小建立关联的选择信号VSEL，并具有根据选择信号VSEL而设为非使能或使能的分流电路12及分流电路14。因此，可获得与第一实施方式相同的优点。

(第三实施方式)

在第三实施方式中，与第二实施方式相同，向施密特触发电路1提供输入使能信号。在第二实施方式中，用于对施密特触发电路1的基于输入使能信号IE的使能及非使能进行控制的电路设于施密特触发电路1中的节点VSS侧。另一方面，在第三实施方式中，用于对施密特触发电路1的基于输入使能信号IE的使能及非使能进行控制的电路设于施密特触发电路1中的节点VDDIO侧。

在第三实施方式中，半导体装置100具有与第二实施方式(图9)相同的布局，施密特触发电路1接收输入使能信号IE。施密特触发电路1在被设为使能的期间，以参照图2～图6描述的方式动作。

图11示出了第三实施方式的施密特触发电路1的具体例子。如图11所示，施密特触发电路1还包含p型的MOSFET TP41、TP42及TP43，以及n型的MOSFET TN41。晶体管TP41、TP42、TP43及TN41控制基于输入使能信号IE的施密特触发电路1的使能及非使能。

晶体管TP41连接在节点VDDIO与晶体管TP1之间。晶体管TP42连接在节点VDDIO与晶体管TP3之间。晶体管TP43连接在节点VDDIO与晶体管TP11之间。晶体管TP41、TP42及TP43在各自的栅极接收输入使能信号IE。

晶体管TN41连接在节点N1与节点VSS之间，在栅极接收输入使能信号IE。

在输入使能信号IE为低电平的期间，晶体管TP41、TP42及TP43导通，因此，施密特触发电路1被设为使能，能够以参照图2～图6描述的方式动作。另一方面，在输入使能信号为高电平的期间，晶体管TP41、TP42及TP43断开，另外，晶体管TN41导通。因此，施密特触发电路1无论输入信号VIN的逻辑电平如何都持续输出高电平的输出信号VOUT。

与第一实施方式相同，第三实施方式的施密特触发电路1接收与提供给半导体装置100的电源电位VDDIO的大小建立关联的选择信号VSEL，并具有根据选择信号VSEL而设为非使能或使能的分流电路12及分流电路14。因此，可获得与第一实施方式相同的优点。

对本発明的几个实施方式进行了说明，但这些实施方式只是作为例子而提出的，并没有限定发明的范围的意思。这些新的实施方式能够以其他各种方式实施，能够在不脱离发明主旨的范围内进行各种省略、置换、改变。这些实施方式及其变形都包含在发明的范围和主旨中，并且包含在权利要求书中记载的发明及其等同的范围内。

Claims (16)

1.一种施密特触发电路，其特征在于，具有：

第一电路，包含第一节点，输出基于所述第一节点的电位的输出信号，当在输出第一逻辑电平的所述输出信号的期间接收到第一阈值以上的输入信号时，输出第二逻辑电平的所述输出信号，当在输出所述第二逻辑电平的所述输出信号的期间接收到比所述第一阈值小的第二阈值以下的所述输入信号时，输出所述第一逻辑电平的所述输出信号；

第二电路，包含第一端及第二端，在所述第一端与第一电位节点连接，根据所述输出信号的逻辑电平在所述第一端与所述第二端之间流动电流；

第一开关，基于选择信号将所述第二电路的所述第二端与所述第一节点电连接或切断；

第三电路，包含第三端及第四端，在所述第三端与具有低于所述第一电位节点的电位的第二电位节点连接，根据所述输出信号的逻辑电平在所述第三端与所述第四端之间与所述第二电路排他地流动电流；以及

第二开关，基于所述选择信号将所述第三电路的所述第四端与所述第一节点电连接或切断。

2.如权利要求1所述的施密特触发电路，其特征在于，

所述第二电路具有第一导电型的第一晶体管，

所述第一晶体管与所述第一开关串联连接在所述第一电位节点与所述第一节点之间，

所述第三电路具有第二导电型的第二晶体管，

所述第二开关与所述第二晶体管串联连接在所述第一节点与所述第二电位节点之间。

3.如权利要求2所述的施密特触发电路，其特征在于，

所述第一晶体管包含接收所述输出信号的栅极，

所述第二晶体管包含接收所述输出信号的栅极。

4.如权利要求3所述的施密特触发电路，其特征在于，

所述第一开关具有所述第一导电型的第三晶体管，

所述第三晶体管包含接收与所述选择信号的逻辑电平相反的逻辑电平的信号的栅极，

所述第二开关具有所述第二导电型的第四晶体管，

所述第四晶体管包含接收所述选择信号的栅极。

5.如权利要求4所述的施密特触发电路，其特征在于，

所述第一节点与第一逆变电路的输入端连接，

所述第一逆变电路的输出端输出所述输出信号。

6.如权利要求5所述的施密特触发电路，其特征在于，

所述第一电路还包含接收所述输入信号的第二逆变电路，

所述第二逆变电路的输出端与所述第一节点连接。

7.如权利要求6所述的施密特触发电路，其特征在于，

所述第二逆变电路包含所述第一导电型的第五晶体管及第六晶体管、以及所述第二导电型的第七晶体管及第八晶体管，

所述第五晶体管、第六晶体管、第七晶体管及第八晶体管串联连接，包含接收所述输入信号的栅极，

所述第六晶体管与所述第七晶体管在所述第一节点相互连接。

8.如权利要求7所述的施密特触发电路，其特征在于，

所述第一晶体管及所述第三晶体管串联连接在所述第一电位节点与连接所述第五晶体管和所述第六晶体管的节点之间，

所述第二晶体管及所述第四晶体管串联连接在连接所述第七晶体管和所述第八晶体管的节点与所述第二电位节点之间。

9.如权利要求8所述的施密特触发电路，其特征在于，

所述第一电路具有：

第四电路，包含第五端及第六端，在所述第五端与所述第一电位节点连接，在所述第六端与经由晶体管与所述第一节点连接的第二节点连接，根据所述输出信号的逻辑电平在所述第五端与所述第六端之间流动电流；

第五电路，包含第七端及第八端，在所述第七端与所述第二电位节点连接，在所述第八端与经由晶体管与所述第一节点连接的第三节点连接，根据所述输出信号的逻辑电平在所述第七端与所述第八端之间与所述第四电路排他地流动电流。

10.如权利要求9所述的施密特触发电路，其特征在于，

所述第四电路具有所述第一导电型的第九晶体管，

所述第九晶体管包含接收所述输出信号的栅极，

所述第五电路具有所述第二导电型的第十晶体管，

所述第十晶体管包含接收所述输出信号的栅极。

11.如权利要求10所述的施密特触发电路，其特征在于，

还具有第六电路，其构成为接收控制信号，控制所述施密特触发电路的使能或非使能。

12.如权利要求11所述的施密特触发电路，其特征在于，

所述第六电路包含：

第十一晶体管，在所述第八晶体管与所述第二电位节点之间，为所述第二导电型，包含接收所述控制信号的栅极；

第十二晶体管，在所述第十晶体管与所述第二电位节点之间，为所述第二导电型，包含接收所述控制信号的栅极；

第十三晶体管，在所述第二晶体管与所述第二电位节点之间，为所述第二导电型，包含接收所述控制信号的栅极；以及

第十四晶体管，在所述第一电位节点与所述第一节点之间，为所述第一导电型，包含接收所述控制信号的栅极。

13.如权利要求11所述的施密特触发电路，其特征在于，

所述第六电路包含：

第十一晶体管，在所述第一电位节点与所述第五晶体管之间，为所述第一导电型，包含接收所述控制信号的栅极；

第十二晶体管，在所述第一电位节点与所述第九晶体管之间，为所述第一导电型，包含接收所述控制信号的栅极；

第十三晶体管，在所述第一电位节点与所述第一晶体管之间，为所述第一导电型，包含接收所述控制信号的栅极；以及

第十四晶体管，在所述第一节点与所述第二电位节点之间，为所述第二导电型，包含接收所述控制信号的栅极。

14.如权利要求1所述的施密特触发电路，其特征在于，

还具有第四电路，其构成为接收控制信号，控制所述施密特触发电路的使能或非使能。

15.如权利要求14所述的施密特触发电路，其特征在于，

所述第四电路包含：

第一晶体管，在所述第三电路与所述第二电位节点之间，为第一导电型，包含接收所述控制信号的栅极；以及

第二晶体管，在所述第一电位节点与所述第一节点之间，为第二导电型，包含接收所述控制信号的栅极。

16.如权利要求14所述的施密特触发电路，其特征在于，

所述第四电路包含：

所述第一电位节点与所述第二电路之间的第一导电型的第一晶体管；以及

所述第一节点与所述第二电位节点之间的第二导电型的第二晶体管。