JP2019047394A - シュミットトリガ回路 - Google Patents

Abstract

【課題】 改善された性能を有するシュミットトリガ回路を提供する。【解決手段】 シュミットトリガ回路は、第１ノードの電位に基づく出力信号を出力し、第１論理レベルの出力信号を出力している間に第１閾値以上の入力信号を受け取ると第２論理レベルの出力信号を出力し、第２論理レベルの出力信号を出力している間に第２閾値以下の入力信号を受け取ると第１論理レベルの出力信号を出力する第１回路を含む。第２回路は、第１端を第１電位ノードと接続され、出力信号の論理レベルに応じて第１および第２端の間に電流を流す。第１スイッチは、選択信号に基づいて第２回路の第２端と第１ノードとを接続または切断する。第３回路は、第３端において第２電位ノードと接続され、出力信号の論理レベルに応じて第３および第４端の間に第２回路と排他的に電流を流す。第２スイッチは、選択信号に基づいて第１ノードと第３回路の第４端とを電気的に接続または切断する。【選択図】 図２

Description

実施形態は、概してシュミットトリガ回路に関する。

一般に、デジタルの入力信号は、ある閾値より高い電圧を有すると、ハイレベルと判断され、この閾値より低い電圧を有すると、ローレベルと判断される。例えば、ローレベルとして判断される入力信号の電圧が上昇して閾値を超えると、入力信号がハイレベルに変わったと判断される。同様に、ハイレベルとして判断される入力信号の電圧が下降して当該閾値以下になると、入力信号がローレベルに変わったと判断される。

こういったデジタル信号を扱う回路において、シュミットトリガ回路が使用されることがある。シュミットトリガ回路も、デジタルの入力信号を受け取り、入力信号の論理レベルに応じた信号を出力する。一方で、シュミットトリガ回路は、ローレベルとして判断されている入力信号の電圧が上昇してハイレベルに変わったと判断される境界である閾値は、ハイレベルとして判断されている入力信号の電圧が下降してローレベルに変わったと判断される境界である閾値と異なる。

特許第３６３６８４８号公報

改善された性能を有するシュミットトリガ回路を提供しようとするものである。

一実施形態によるシュミットトリガ回路は、第１回路、第２回路、第１スイッチ、第３回路、および第２スイッチを含む。第１回路は、第１ノードを含み、第１ノードの電位に基づく出力信号を出力し、第１論理レベルの出力信号を出力している間に第１閾値以上の入力信号を受け取ると第２論理レベルの出力信号を出力し、第２論理レベルの出力信号を出力している間に第１閾値より小さい第２閾値以下の入力信号を受け取ると第１論理レベルの出力信号を出力する。第２回路は、第１端および第２端を含み、第１端において第１電位ノードと接続され、出力信号の論理レベルに応じて第１端と第２端との間に電流を流す。第１スイッチは、選択信号に基づいて第２回路の第２端と第１ノードとを電気的に接続または切断する。第３回路は、第３端および第４端を含み、第３端において第１電位ノードより低い電位を有する第２電位ノードと接続され、出力信号の論理レベルに応じて第３端と第４端との間に第２回路と排他的に電流を流す。第２スイッチは、選択信号に基づいて第１ノードと第３回路の第４端とを電気的に接続または切断する。

第１実施形態のシュミットトリガ回路およびこれを含んだ半導体装置のレイアウトの例を示す。 第１実施形態のシュミットトリガ回路の回路図である。 第１実施形態の基本シュミットトリガ部の入力電圧と出力電圧との関係を示す。 第１実施形態のシュミットトリガ回路の一状態を示す。 第１実施形態のシュミットトリガ回路の別の状態を示す。 第１実施形態のシュミットトリガ回路の入力電圧と出力電圧との関係を示す。 第１実施形態のシュミットトリガ回路の具体的な例を示す。 参照用のシュミットトリガ回路の入力電圧と出力電圧との関係を示す。 第２実施形態のシュミットトリガ回路およびこれを含んだ半導体装置のレイアウトの例を示す。 第２実施形態のシュミットトリガ回路の具体的な例を示す。 第３実施形態のシュミットトリガ回路の具体的な例を示す。

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能および構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。図面は模式的なものであり、また、ある実施形態についての記述はすべて、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。

本明細書および特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が直接的または常時あるいは選択的に導電性となる要素を介して第２要素に接続されていることを含む。

（第１実施形態）
図１は、第１実施形態のシュミットトリガ回路１、およびシュミットトリガ回路１を含んだ半導体装置１００のレイアウトの例を概略的に示す。図１は、第１実施形態の半導体装置１００が上方から観察された様子、すなわち半導体装置１００が広がるｘｙ面に沿った様子を示す。半導体装置１００は、例えば１つのチップとして構成されている。

図１に示されるように、半導体装置１００は、コアロジック部２０および複数の周辺回路部３０を含む。コアロジック部２０は、例えば半導体装置１００のｘｙ面での中央に位置し、周辺回路部３０はコアロジック部２０の周囲に位置する。

コアロジック部２０は、種々の能動素子（例えば、トランジスタ、キャパシタ）および受動素子（例えば、抵抗素子、配線）を含み、種々の信号処理を行い、周辺回路部３０に信号を送信し、周辺回路部３０から信号を受信する。

周辺回路部３０は、例えば複数のパッド（図示せず）を含む。パッドは、半導体装置１００に入力される信号および電源電位を受け取り、また、半導体装置１００から信号を出力する。電源電位は、電源電位ＶＤＤ、接地電位ＶＳＳ、および周辺回路用の電源電位ＶＤＤＩＯを含む。電源電位ＶＤＤおよび接地電位ＶＳＳは、例えばコアロジック部２０に供給される。

周辺回路部３０の少なくとも１つは、シュミットトリガ回路１を含んでいる。シュミットトリガ回路１は、シュミットトリガ回路１が設けられる周辺回路部３０中のパッドから入力信号ＶＩＮを受け取る。シュミットトリガ回路１は、電源電位ＶＤＤＩＯおよび接地電位ＶＳＳを受け取り、電源電位ＶＤＤＩＯを使用して動作し、入力信号ＶＩＮに基づく出力信号ＶＯＵＴをコアロジック部２０に供給する。電源電位ＶＤＤＩＯは少なくとも２つの大きさの相違する電位のいずれかであり、接地電位ＶＳＳより高い。シュミットトリガ回路１は、２つの相違する大きさの電源電位ＶＤＤＩＯのいずれでも動作することができる。

シュミットトリガ回路１は、半導体装置１００のための入力バッファとして機能する。シュミットトリガ回路１は、コアロジック部３０からデジタルの選択信号ＶＳＥＬを受け取り、選択信号ＶＳＥＬに基づいたモードで動作する。具体的には、シュミットトリガ回路１は、第１論理レベルの選択信号ＶＳＥＬを受け取っている間、第１モードで動作し、第２論理レベルの選択信号ＶＳＥＬを受け取っている間、第２モードで動作する。

選択信号ＶＳＥＬは、半導体装置１００の外部からの電圧選択信号に基づいてコアロジック部２０により生成される。電圧選択信号は、半導体装置１００のユーザに基づいて半導体装置１００とは別の回路で生成される。選択信号ＶＳＥＬのハイレベルの電圧は、電源電位ＶＤＤＩＯに基づく。選択信号ＶＳＥＬは、例えば、ハイレベルにおいて電源電位ＶＤＤを有する信号がコアロジック部２０において生成され、この生成された信号がレベルシフト回路（図示せず）によってハイレベルにおいて電源電位ＶＤＤＩＯを有する信号に変換されることにより生成される。

選択信号ＶＳＥＬは、電源電位ＶＤＤＩＯの大きさと連動する。具体的には、ある第１の大きさの電源電位ＶＤＤＩＯが半導体装置１００に供給されている場合、選択信号ＶＳＥＬは第１論理レベルを有し、第２の大きさの電源電位ＶＤＤが半導体装置１００に供給されている場合、選択信号ＶＳＥＬは第２論理レベルを有する。

図２は、第１実施形態のシュミットトリガ回路１の回路図である。図２に示されるように、シュミットトリガ回路１は、基本シュミットトリガ部（回路）１１、分流回路１２、スイッチ回路１３、分流回路１４、スイッチ回路１５、およびインバータ回路ＩＶ１を含む。

基本シュミットトリガ部１１は、電位ＶＤＤＩＯが供給されるノード（ノードＶＤＤＩＯと称される）と、電位ＶＳＳが供給されるノード（ノードＶＳＳと称される）との間に接続されている。

基本シュミットトリガ部１１は、図３に示されるようなヒステリシス特性を有する限り、既知の任意のシュミットトリガ回路であることが可能である。すなわち、図３に示されるように、基本シュミットトリガ部１１は、閾値ＶＴＨ−以下の電圧の入力信号ＶＩＮを受け取っている間、電圧ＶＳＳのローレベルの出力信号ＶＯＵＴを出力し続ける。また、基本シュミットトリガ部１１は、基本シュミットトリガ部１１がローレベルの出力信号ＶＯＵＴを出力している間に入力信号ＶＩＮの電圧が閾値ＶＴＨ＋以上に上昇すると、電圧ＶＤＤＩＯＨのハイレベルの信号を出力し続ける。電圧ＶＤＤＩＯＨは、複数の電源電圧ＶＤＤＩＯのうちの１つである。また、基本シュミットトリガ部１１は、基本シュミットトリガ部１１がハイレベルの出力信号ＶＯＵＴを出力している間に入力信号ＶＩＮの電圧が閾値ＶＴＨ−以下に下降すると、電圧ＶＳＳのローレベルの信号を出力し続ける。すなわち、基本シュミットトリガ部１１は、閾値ＶＴＨ＋と、閾値ＶＴＨ−とを有する。ローレベルとして判断されている入力信号ＶＩＮが閾値ＶＴＨ＋を越えると、入力信号ＶＩＮはハイレベルに変わったと判断される。ハイレベルとして判断されている入力信号ＶＩＮが閾値ＶＴＨ−を下回ると、入力信号ＶＩＮはローレベルに変わったと判断される。閾値ＶＴＨ−およびＶＴＨ＋は、大きさの異なる複数電源電位ＶＤＤＩＯのうちのいずれか１つでシュミットトリガ回路１が動作するときに合せて設定（最適化）されている。

このような動作を可能にするための一例として、基本シュミットトリガ部１１は、以下の構造を有することが可能である。基本シュミットトリガ部１１は、ノードＮ１、インバータ回路ＩＶ１、２つの分流回路（図示せず）を含む。インバータ回路ＩＶ１の入力はノードＮ１と接続されており、インバータ回路ＩＶ１の出力は出力信号ＶＯＵＴを出力する。一方の分流回路は、ノードＶＤＤＩＯとノードＮ１との間に設けられ、他方の分流回路は、ノードＮ１とノードＶＳＳとの間に設けられる。２つの分流回路の一方は、第１論理レベルの出力信号ＶＯＵＴを受け取っているとイネーブルとされてノードＶＤＤＩＯとＮ１との間に電流経路を形成する。２つの分流回路の他方は、第２論理レベルの出力信号ＶＯＵＴを受け取っているとイネーブルとされてノードＮ１とノードＶＳＳとの間に電流経路を形成する。したがって、２つの分流回路は、一方のみが排他的にイネーブルとされる。

図２に戻る。分流回路１２およびスイッチ回路１３は、この順序でノードＶＤＤＩＯとノードＮ１との間に直列に接続されている。分流回路１２は、出力信号ＶＯＵＴの論理レベルに基づいて活性または非活性とされ、第１論理レベルの出力信号ＶＯＵＴを受け取っている間、活性とされ、第２論理レベルの出力信号ＶＯＵＴを受け取っている間、非活性とされる。分流回路１２は、活性とされている間、ノードＶＤＤＩＯとスイッチ回路１３との間に電流経路を形成する。

スイッチ回路１３は、スイッチ回路１３の外部からの制御によりオンまたはオフされ、例えば、選択信号ＶＳＥＬの論理レベルに基づいてオンまたはオフされ、例えば選択信号ＶＳＥＬが第１論理レベルの間、オフしており、選択信号ＶＳＥＬが第２論理レベルの間、オンしている。スイッチ回路１３は、分流回路１２がノードＶＤＤＩＯとノードＮ１とに電気的に接続されることを制御し、オンしている間、分流回路１２をノードＶＤＤＩＯとノードＮ１とに電気的に接続する。換言すると、オンしているスイッチ回路１３は、分流回路１２の活性または非活性に応じてノードＶＤＤＩＯとノードＮ１との間の電流経路の有無を決定可能にする。このような状態は、以下、分流回路１２がイネーブルであると称される。したがって、分流回路１２がイネーブルであると、分流回路１２は、スイッチ回路１３と協働でノードＶＤＤＩＯとノードＮ１との間に電流経路を形成することができる。逆に、スイッチ回路１３がオフしている間は、分流回路１２は、ディセーブルとされており、出力信号ＶＯＵＴの論理レベルに関わらず電流経路として機能することができない。

スイッチ回路１５および分流回路１４は、この順序でノードＮ１とノードＶＳＳとの間に直列に接続されている。分流回路１４は、出力信号ＶＯＵＴの論理レベルに基づいて活性または非活性とされ、第２論理レベルの出力信号ＶＯＵＴを受け取っている間、活性とされ、第１論理レベルの出力信号ＶＯＵＴを受け取っている間、非活性とされる。したがって、分流回路１２および分流回路１４は、一方のみが排他的に活性とされる。分流回路１４は、活性とされている間、スイッチ回路１５とノードＶＳＳとの間に電流経路を形成する。

スイッチ回路１５は、スイッチ回路１５の外部からの制御によりオンまたはオフされ、例えば、選択信号ＶＳＥＬの論理レベルに基づいてオンまたはオフされ、例えば選択信号ＶＳＥＬが第１論理レベルの間、オフしており、選択信号ＶＳＥＬが第２論理レベルの間、オンしている。したがって、スイッチ回路１３およびスイッチ回路１５は、ともにオンしているか、ともにオフしている。スイッチ回路１５は、分流回路１４がノードＮ１とノードＶＳＳとに電気的に接続されることを制御し、オンしている間、分流回路１４をノードＮ１とノードＶＳＳとに電気的に接続する。換言すると、オンしているスイッチ回路１５は、分流回路１４の活性または非活性に応じてノードＮ１とノードＶＳＳとの間の電流経路の有無を決定可能にする。このような状態は、以下、分流回路１４がイネーブルであると称される。したがって、分流回路１４がイネーブルであると、分流回路１４は、スイッチ回路１５と協働でノードＮ１とノードＶＳＳとの間に電流経路を形成することができる。逆に、スイッチ回路１５がオフしている間は、分流回路１４は、ディセーブルとされており、出力信号ＶＯＵＴの論理レベルに関わらず電流経路として機能することができない。

分流回路１２および分流回路１４は、以下のように動作する。信号ＶＳＥＬが第１論理レベルの間、図４に示されるように、スイッチ回路１３およびスイッチ回路１５はオフしており、分流回路１２および分流回路１４はディセーブルである。

一方、信号ＶＳＥＬが第２論理レベルの間、スイッチ回路１３およびスイッチ回路１５はオンしており、図５に示されるように、分流回路１２および分流回路１４はイネーブルである。よって、出力信号ＶＯＵＴに基づいて、分流回路１２および分流回路１４の一方が排他的に活性化され、分流回路１２および分流回路１４の活性化された方が電流経路を形成する。このため、シュミットトリガ回路１は、分流回路１２が活性であるときと、分流回路１４が活性であるときとで相違する状態を有し、このような状態の相違がシュミットトリガ回路１の閾値の非対称性を生む。そして、この非対称性が、シュミットトリガ回路１にヒステリシス特性を付与する。

以下、選択信号ＶＳＥＬが第１論理レベルで分流回路１２および分流回路１４がディセーブルであるモードは高電圧モードと称され、選択信号ＶＳＥＬが第２論理レベルで分流回路１２および分流回路１４がイネーブルであるモードは低電圧モードと称される。高電圧モードでは、ノードＶＤＤＩＯは電位ＶＤＤＩＯＨであり、低電圧モードでは、ノードＶＤＤＩＯは電位ＶＤＤＩＯＬである。電位ＶＤＤＩＯＬは、複数の電源電圧ＶＤＤＩＯのうちの１つであり、電位ＶＤＤＩＯＨより低い。

次に、図６を参照して、シュミットトリガ回路１の全体の動作が記述される。図６は、第１実施形態のシュミットトリガ回路１の入力電圧と出力電圧との関係を示す。図６はまた、低電圧モードおよび高電圧モードの各々についての入力電圧および出力電圧の関係を示す。高電圧モードでは、上記のように、分流回路１２および分流回路１４はディセーブルであり、シュミットトリガ回路１は、基本シュミットトリガ部１１が有する特性を示す。すなわち、高電圧モードでは、シュミットトリガ回路１は、閾値ＶＴＨ−以下の電圧の入力信号ＶＩＮを受け取っている間、電圧ＶＳＳのローレベルの出力信号ＶＯＵＴを出力し続ける。また、シュミットトリガ回路１は、シュミットトリガ回路１がローレベルの出力信号ＶＯＵＴを出力している間に入力信号ＶＩＮの電圧が閾値ＶＴＨ＋以上に上昇すると、電圧ＶＤＤＩＯＨのハイレベルの信号を出力し続ける。また、シュミットトリガ回路１は、シュミットトリガ回路１がハイレベルの出力信号ＶＯＵＴを出力している間に入力信号ＶＩＮの電圧が閾値ＶＴＨ−以下に下降すると、電圧ＶＳＳのローレベルの信号を出力し続ける。

一方、低電圧モードでは、分流回路１２および分流回路１４はイネーブルである。このため、ノードＶＤＤＩＯとノードＮ１との間の電流経路の数は高電圧モードでの数より多く、また、ノードＮ１とノードＶＳＳとの間の電流経路の数は高電圧モードでの数より多い。ローレベルの出力信号ＶＯＵＴを出力しているシュミットトリガ回路１は、閾値ＶＴＬ−（＜閾値ＶＴＨ−）以下の電圧の入力信号ＶＩＮを受け取っている間、電圧ＶＳＳのローレベルの出力信号ＶＯＵＴを出力し続ける。また、シュミットトリガ回路１は、シュミットトリガ回路１がローレベルの出力信号ＶＯＵＴを出力している間に入力信号ＶＩＮの電圧が閾値ＶＴＬ＋（＜閾値ＶＴＨ＋）以上に上昇すると、電圧ＶＤＤＩＯＬのハイレベルの信号を出力し続ける。また、シュミットトリガ回路１は、シュミットトリガ回路１がハイレベルの出力信号ＶＯＵＴを出力している間に入力信号ＶＩＮの電圧が閾値ＶＴＬ−以下に下降すると、電圧ＶＳＳのローレベルの信号を出力し続ける。

上記のように、分流回路１２および分流回路１４がディセーブルの間は、基本シュミットトリガ部１１の特性が、シュミットトリガ回路１の特性である。すなわち、分流回路１２および分流回路１４は、基本シュミットトリガ部１１の単独での動作の場合のシュミットトリガ回路１の特性に影響しない。

次に、図７を参照して、シュミットトリガ回路１の具体的な例が記述される。図７に示されるように、基本シュミットトリガ部１１は、ｐ型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）ＴＰ１、ＴＰ２、ＴＰ３、およびＴＰ４、ならびにｎ型のＭＯＳＦＥＴ ＴＮ１、ＴＮ２、ＴＮ３、およびＴＮ４を含む。

トランジスタＴＰ１、ＴＰ２、ＴＮ２、およびＴＮ１は、この順序で、ノードＶＤＤＩＯと、ノードＶＳＳとの間に直列に接続されており、インバータ回路を構成する。トランジスタＴＰ１、ＴＰ２、ＴＮ１、およびＴＮ２は、それぞれのゲートにおいて、入力信号ＶＩＮを受け取る。トランジスタＴＰ２とトランジスタＴＮ２が接続されているノードは、ノードＮ１である。

トランジスタＴＰ３は、ノードＶＤＤＩＯと、トランジスタＴＰ１とトランジスタＴＰ２とが接続されているノードＮ２との間に接続されている。トランジスタＴＰ３は、ゲートにおいて、出力信号ＶＯＵＴを受け取り、ノードＶＤＤＩＯとノードＮ２との間の分流回路として機能し、オンしている間、ノードＶＤＤＩＯとノードＮ２との間に電流経路を形成する。

トランジスタＴＮ３は、トランジスタＴＮ２とトランジスタＴＮ１とが接続されているノードＮ３と、ノードＶＳＳとの間に接続されている。トランジスタＴＮ３は、ゲートにおいて、出力信号ＶＯＵＴを受け取り、ノードＮ３とノードＶＳＳとの間の分流回路として機能し、オンしている間、ノードＮ３とノードＶＳＳとの間に電流経路を形成する。

トランジスタＴＰ４およびトランジスタＴＮ４は、インバータ回路ＩＶ１を構成する。すなわち、トランジスタＴＰ４およびトランジスタＴＮ４は、この順序でノードＶＤＤＩＯとノードＶＳＳとの間に直列に接続されており、それぞれのゲートにおいてノードＮ１と接続されている。トランジスタＴＰ４とトランジスタＴＮ４とが接続されているノードは出力信号ＶＯＵＴを出力する。

分流回路１２およびスイッチ回路１３は、それぞれ、ｐ型のＭＯＳＦＥＴ ＴＰ１１およびＴＰ１２を含む。トランジスタＴＰ１１は、第１端においてノードＶＤＤＩＯと接続され、第２端においてトランジスタＴＰ１２の第１端と接続されている。トランジスタＴＰ１２の第２端は、ノードＮ２であり、トランジスタＴＰ２を介してノードＮ１と接続されている。トランジスタＴＰ１１はゲートにおいて、出力信号ＶＯＵＴを受け取る。トランジスタＴＰ１２は、ゲートにおいてインバータ回路ＩＶ２の出力信号を受け取る。

分流回路１４およびスイッチ回路１５は、それぞれ、ｎ型のＭＯＳＦＥＴ ＴＮ１１およびＴＮ１２を含む。トランジスタＴＮ１１は、第１端においてノードＶＳＳと接続され、第２端においてトランジスタＴＮ１２の第１端と接続されている。トランジスタＴＮ１２の第２端は、ノードＮ３であり、トランジスタＴＮ２を介してノードＮ１と接続されている。トランジスタＴＮ１１はゲートにおいて、出力信号ＶＯＵＴを受け取る。トランジスタＴＮ１２は、ゲートにおいて選択信号ＶＳＥＬを受け取る。

トランジスタＴＰ２１およびトランジスタＴＮ２１は、インバータ回路ＩＶ２を構成する。すなわち、トランジスタＴＰ２１およびトランジスタＴＮ２１は、この順序でノードＶＤＤＩＯとノードＶＳＳとの間に直列に接続されており、それぞれのゲートにおいて選択信号ＶＳＥＬを受け取る。トランジスタＴＰ２１とトランジスタＴＮ２１とが接続されているノードはインバータ回路ＩＶ２の出力信号を出力する。

選択信号ＶＳＥＬがローレベルの間は、シュミットトリガ回路１は高電圧モードにある。高電圧モードでは、トランジスタＴＰ１２はオフしており、よって、分流回路１２（トランジスタＴＰ１１）は、出力信号ＶＯＵＴの論理レベルに関わらずノードＶＤＤＩＯとノードＮ２との間の電流経路として機能することができない。同様に、高電圧モードでは、トランジスタＴＮ１２はオフしており、よって、分流回路１４（トランジスタＴＮ１１）は、出力信号ＶＯＵＴの論理レベルに関わらずノードＮ３とノードＶＳＳとの間の電流経路として機能することができない。高電圧モードでは、出力信号ＶＯＵＴの論理レベルに基づいて、トランジスタＴＰ３およびＴＮ３の一方が排他的にオンし、これにより、シュミットトリガ回路１は図６の実線により示される特性を示す。

閾値ＶＴＨ−およびＶＴＨ＋は、それぞれ、例えば、トランジスタＴＰ３およびＴＮ３の特性の調整により所望の値に設定されることが可能である。

一方、選択信号ＶＳＥＬがハイレベルの間は、シュミットトリガ回路１は低電圧モードにある。低電圧モードでは、トランジスタＴＰ１２はオンしており、よって、分流回路１２（トランジスタＴＰ１１）は、出力信号ＶＯＵＴの論理レベルに基づいてノードＶＤＤＩＯとノードＮ２との間の電流経路として機能することができる。同様に、低電圧モードでは、トランジスタＴＮ１２はオンしており、よって、分流回路１４（トランジスタＴＮ１１）は、出力信号ＶＯＵＴの論理レベルに基づいてノードＮ３とノードＶＳＳとの間の電流経路として機能することができる。低電圧モードでは、出力信号ＶＯＵＴの論理レベルに基づいて、トランジスタＴＰ３およびＴＰ１１の組およびトランジスタＴＮ３およびＴＮ１１の組の一方が排他的にオンし、これにより、シュミットトリガ回路１は図６の破線により示される特性を示す。

閾値ＶＴＬ−は、例えば、トランジスタＴＰ３、ＴＰ１１、およびＴＰ１２の特性の調整により所望の値に設定されることが可能である。閾値ＶＴＬ＋は、例えば、トランジスタＴＮ３、ＴＮ１１、およびＴＮ１２の特性の調整により所望の値に設定されることが可能である。

第１実施形態のシュミットトリガ回路１は、大きさの相違する２つの電源電位ＶＤＤＩＯのいずれにおいても、幅の広いヒステリシス特性で動作することができる。詳細は、以下の通りである。

一般に、シュミットトリガ回路は、差の大きな２つの閾値を有することを求められる。すなわち、ローレベルの入力信号ＶＩＮがハイレベルに遷移したと判断される境界の閾値と、ハイレベルの入力信号ＶＩＮがローレベルに遷移したと判断される境界の閾値との差（閾値差）が広いことが好ましい。閾値差が広いことはシュミットトリガ回路の性能の向上に繋がる。一方で、規格などの要因により、閾値が範囲内にあることが求められる。これらの要件が課せられる上で、近時、シュミットトリガ回路が複数の電源電位で動作できることが求められている。この場合、複数の電源電位のいずれでの動作の場合でも、広い閾値差と閾値が範囲内にあることとの両方の要件の充足が望まれる。ところが、要件の充足のためにある電源電位で最適化されたシュミットトリガ回路は、別の電源電位では要件を充足できない場合があり、複数の電源電位の両方で要件を満たせない場合がある。

このような問題が図８に示される。図８は、参照用のシュミットトリガ回路の入力電圧と出力電圧との関係を示す。より具体的には、図８（ａ）は、高い方の電源電位での動作（高電圧モード）に合せて最適化された場合の、高電圧モードでの特性および低い方の電源電位での動作（低電圧モード）での特性を示す。一方、図８（ｂ）は、低電圧モードに合せて最適化された場合の高電圧モードの特性および低電圧モードの特性を示す。

図８（ａ）に示されるように、高電圧モードを焦点にした設定（最適化）により、高電圧モードでの２つの閾値ＶＴＨａ−とＶＴＨａ＋との差ΔＶＴＨａは広い。しかし、低電圧モードでの２つの閾値ＶＴＬａ−とＶＴＬａ＋との差ΔＶＴＬａは狭く、ある規格による要件（例えば、ΔＶＴＬａ≧０．１×ＶＤＤＩＯ）を満たさない。一方、図７に示されるように、低電圧モードを焦点とした設定により、低電圧モードでの２つの閾値ＶＴＬｂ−とＶＴＬｂ＋との差ΔＶＴＬｂは広く、要件（ΔＶＴＬｂ≧０．１×ＶＤＤＩＯ）を満たす。しかし、低電圧モードで広い閾値差ΔＶＴＬｂを達成するためにシュミットトリガ回路を設定したことが、高電圧モードでの２つの閾値ＶＴＨｂ−とＶＴＨｂ＋との広い差ΔＶＴＨｂに繋がり、閾値ＶＴＨｂ＋がある規格のある要件（例えばＶＴＨｂ＋＜ＵＬ＝０．７５×ＶＤＤＩＯ以下）を満たさない。このように、２つの相違する電源電位で広い閾値差と閾値が上限以下であることの両方の要件を充足できない。

第１実施形態のシュミットトリガ回路１は、半導体装置１００への電源電位ＶＤＤＩＯの大きさと関連付けられた選択信号ＶＳＥＬを受け取り、選択信号ＶＳＥＬに応じてディセーブルまたはイネーブルとされる分流回路１２および分流回路１４を有する。このことは、選択信号ＶＳＥＬの論理レベルにより、シュミットトリガ回路１が互いに相違する特性を有することを可能にする。このため、シュミットトリガ回路１の特性は、相違する複数の大きさのうちのある大きさの電源電位ＶＤＤＩＯでの動作（例えば、低電圧モード）の場合と、別の大きさの電源電位ＶＤＤＩＯでの動作の場合（高電圧モード）とで、独立して設定されることが可能である。このことは、大きさの相違する２つの電源電位の動作のそれぞれにおける設定（最適化）を可能にする。このため、大きさの相違する２つの電源電位の動作のそれぞれにおいて、例えば、広い閾値差と閾値が上限以下であることの両方の要件が充足されることができる。

（第２実施形態）
第２実施形態では、シュミットトリガ回路１に入力イネーブル信号が供給される。

図９は、第２実施形態のシュミットトリガ回路１、およびシュミットトリガ回路１を含んだ半導体装置１００のレイアウトの例を概略的に示し、第１実施形態の図１に対応する。図９に示されるように、コアロジック部２０は、シュミットトリガ回路１に入力イネーブル信号ＩＥを供給する。入力イネーブル信号ＩＥは、例えば１ビットの信号である。シュミットトリガ回路１は、アサートされている入力イネーブル信号ＩＥを受け取っている間、イネーブルとされており、ネゲートされている入力イネーブル信号ＩＥを受け取っている間、ディセーブルとされている。シュミットトリガ回路１は、イネーブルとされている間、図２〜図６を参照して記述されるように動作する。

図１０は、第２実施形態のシュミットトリガ回路の具体的な例を示す。図１０に示されるように、シュミットトリガ回路１は、ｎ型のＭＯＳＦＥＴ ＴＮ３１、ＴＮ３２、およびＴＮ３３、ならびにｐ型のＭＯＳＦＥＴ ＴＰ３１をさらに含む。トランジスタＴＮ３１、ＴＮ３２、ＴＮ３３、およびＴＰ３１は、入力イネーブル信号ＩＥに基づくシュミットトリガ回路１のイネーブルおよびディセーブルを制御する。

トランジスタＴＮ３１は、トランジスタＴＮ１とノードＶＳＳとの間に接続されている。トランジスタＴＮ３２は、トランジスタＴＮ３とノードＶＳＳとの間に接続されている。トランジスタＴＮ３３は、トランジスタＴＮ１１とノードＶＳＳとの間に接続されている。トランジスタＴＮ３１、ＴＮ３２、およびＴＮ３３は、それぞれのゲートにおいて、入力イネーブル信号ＩＥを受け取る。

トランジスタＴＰ３１は、ノードＶＤＤＩＯとノードＮ１との間に接続され、ゲートにおいて入力イネーブル信号ＩＥを受け取る。

入力イネーブル信号ＩＥがハイレベルの間、トランジスタＴＮ３１、ＴＮ３２、およびＴＮ３３はオンしており、よって、シュミットトリガ回路１はイネーブルとされていて、図２〜図６を参照して記述されるように動作することができる。一方、入力イネーブル信号がローレベルの間、トランジスタＴＮ３１、ＴＮ３２、およびＴＮ３３はオフしており、また、トランジスタＴＰ３１はオンしている。このため、シュミットトリガ回路１は、入力信号ＶＩＮの論理レベルによらずにローレベルの出力信号ＶＯＵＴを出力し続ける。

第２実施形態のシュミットトリガ回路１は、第１実施形態と同じく、半導体装置１００への電源電位ＶＤＤＩＯの大きさと関連付けられた選択信号ＶＳＥＬを受け取り、選択信号ＶＳＥＬに応じてディセーブルまたはイネーブルとされる分流回路１２および分流回路１４を有する。このため、第１実施形態と同じ利点を得られる。

（第３実施形態）
第３実施形態では、第２実施形態と同じく、シュミットトリガ回路１に入力イネーブル信号が供給される。第２実施形態では、シュッミットトリガ回路１の入力イネーブル信号ＩＥに基づくイネーブルおよびディセーブルを制御するための回路は、シュミットトリガ回路１の中のノードＶＳＳ側に設けられる。一方、第３実施形態では、入力イネーブル信号ＩＥに基づくイネーブルおよびディセーブルを制御するための回路は、シュミットトリガ回路１の中のノードＶＤＤＩＯ側に設けられる。

第３実施形態では、半導体装置１００は、第２実施形態（図９）と同じレイアウトを有し、シュミットトリガ回路１は、入力イネーブル信号ＩＥを受け取る。シュミットトリガ回路１は、イネーブルとされている間、図２〜図６を参照して記述されるように動作する。

図１１は、第３実施形態のシュミットトリガ回路の具体的な例を示す。図１１に示されるように、シュミットトリガ回路１は、ｐ型のＭＯＳＦＥＴ ＴＰ４１、ＴＰ４２、およびＴＰ４３、ならびにｎ型のＭＯＳＦＥＴ ＴＮ４１をさらに含む。トランジスタＴＰ４１、ＴＰ４２、ＴＰ４３、およびＴＮ４１は、入力イネーブル信号ＩＥに基づくシュミットトリガ回路１のイネーブルおよびディセーブルを制御する。

トランジスタＴＰ４１は、ノードＶＤＤＩＯとトランジスタＴＰ１との間に接続されている。トランジスタＴＰ４２は、ノードＶＤＤＩＯとトランジスタＴＰ３との間に接続されている。トランジスタＴＰ４３は、ノードＶＤＤＩＯとトランジスタＴＰ１１との間に接続されている。トランジスタＴＰ４１、ＴＰ４２、およびＴＰ４３は、それぞれのゲートにおいて、入力イネーブル信号ＩＥを受け取る。

トランジスタＴＮ４１は、ノードＮ１とノードＶＳＳとの間に接続され、ゲートにおいて入力イネーブル信号ＩＥを受け取る。

入力イネーブル信号ＩＥがローレベルの間、トランジスタＴＰ４１、ＴＰ４２、およびＴＰ４３はオンしており、よって、シュミットトリガ回路１は、イネーブルとされていて、図２〜図６を参照して記述されるように動作することができる。一方、入力イネーブル信号がハイレベルの間、トランジスタＴＰ４１、ＴＰ４２、およびＴＰ４３はオフしており、また、トランジスタＴＮ４１はオンしている。このため、シュミットトリガ回路１は、入力信号ＶＩＮの論理レベルによらずにハイレベルの出力信号ＶＯＵＴを出力し続ける。

第３実施形態のシュミットトリガ回路１は、第１実施形態と同じく、半導体装置１００への電源電位ＶＤＤＩＯの大きさと関連付けられた選択信号ＶＳＥＬを受け取り、選択信号ＶＳＥＬに応じてディセーブルまたはイネーブルとされる分流回路１２および分流回路１４を有する。このため、第１実施形態と同じ利点を得られる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１００…半導体装置、２０…コアロジック部、３０…周辺回路部、１…シュミットトリガ回路、１１…基本シュミットトリガ部、１２…分流回路、１３…スイッチ回路、１４…分流回路、１５…スイッチ回路、ＶＳＥＬ…選択信号。

Claims (16)

1. 第１ノードを含み、前記第１ノードの電位に基づく出力信号を出力し、第１論理レベルの前記出力信号を出力している間に第１閾値以上の入力信号を受け取ると第２論理レベルの前記出力信号を出力し、前記第２論理レベルの前記出力信号を出力している間に前記第１閾値より小さい第２閾値以下の前記入力信号を受け取ると前記第１論理レベルの前記出力信号を出力する第１回路と、
   第１端および第２端を含み、前記第１端において第１電位ノードと接続され、前記出力信号の論理レベルに応じて前記第１端と前記第２端との間に電流を流す第２回路と、
   選択信号に基づいて前記第２回路の前記第２端と前記第１ノードとを電気的に接続または切断する第１スイッチと、
   第３端および第４端を含み、前記第３端において前記第１電位ノードより低い電位を有する第２電位ノードと接続され、前記出力信号の論理レベルに応じて前記第３端と前記第４端との間に前記第２回路と排他的に電流を流す第３回路と、
   前記選択信号に基づいて前記第３回路の前記第４端と前記第１ノードとを電気的に接続または切断する第２スイッチと、
   を備えるシュミットトリガ回路。
2. 前記第２回路は第１導電型の第１トランジスタを備え、
   前記第１トランジスタと前記第１スイッチは、前記第１電位ノードと前記第１ノードとの間に直列に接続され、
   前記第３回路は第２導電型の第２トランジスタを備え、
   前記第２スイッチと前記第２トランジスタとは、前記第１ノードと前記第２電位ノードとの間に直列に接続されている、
   請求項１のシュミットトリガ回路。
3. 前記第１トランジスタはゲートにおいて前記出力信号を受け取り、
   前記第２トランジスタはゲートにおいて前記出力信号を受け取る、
   請求項２のシュミットトリガ回路。
4. 前記第１スイッチは、前記第１導電型の第３トランジスタを備え、
   前記第３トランジスタは、ゲートにおいて前記選択信号の論理レベルとは反対の論理レベルの信号を受け取り、
   前記第２スイッチは、前記第２導電型の第４トランジスタを備え、
   前記第４トランジスタは、ゲートにおいて前記選択信号を受け取る、
   請求項３のシュミットトリガ回路。
5. 前記第１ノードは、第１インバータ回路の入力に接続されており、
   前記第１インバータ回路の出力は、前記出力信号を出力する、
   請求項４のシュミットトリガ回路。
6. 前記第１回路は、前記入力信号を受け取る第２インバータ回路をさらに含み、
   前記第２インバータ回路の出力は、前記第１ノードと接続されている、
   請求項５のシュミットトリガ回路。
7. 前記第２インバータ回路は、前記第１導電型の第５トランジスタおよび第６トランジスタ、ならびに前記第２導電型の第７トランジスタおよび第８トランジスタを含み、
   前記第５、第６、第７、および第８トランジスタは、直列に接続され、それぞれのゲートにおいて前記入力信号を受け取り、
   前記第６トランジスタと前記第７トランジスタは、前記第１ノードにおいて互いに接続されている、
   請求項６のシュミットトリガ回路。
8. 前記第１トランジスタおよび前記第３トランジスタは、前記第１電位ノードと、前記第５トランジスタと前記第６トランジスタとが接続されているノード、との間に直列に接続されており、
   前記第２トランジスタおよび前記第４トランジスタは、前記第７トランジスタと前記第８トランジスタとが接続されているノードと、前記第２電位ノードとの間に直列に接続されている、
   請求項７のシュミットトリガ回路。
9. 前記第１回路は、
   第５端および第６端を含み、前記第５端において前記第１電位ノードと接続され、前記第１ノードとトランジスタを介して接続された第２ノードと前記第６端において接続され、前記出力信号の論理レベルに応じて前記第５端と前記第６端との間に電流を流す第４回路と、
   第７端および第８端を含み、前記第７端において前記第２電位ノードと接続され、前記第１ノードとトランジスタを介して接続された第３ノードと前記第８端において接続され、前記出力信号の論理レベルに応じて前記第７端と前記第８端との間に前記第４回路と排他的に電流を流す第５回路と、
   を備える、請求項８のシュミットトリガ回路。
10. 前記第４回路は、前記第１導電型の第９トランジスタを備え、
    前記第９トランジスタは、ゲートにおいて、前記出力信号を受け取り、
    前記第５回路は、前記第２導電型の第１０トランジスタを備え、
    前記第１０トランジスタは、ゲートにおいて、前記出力信号を受け取る、
    請求項９のシュミットトリガ回路。
11. 制御信号を受け取り、前記シュミットトリガ回路のイネーブルまたはディセーブルを制御する第６回路をさらに備える、
    請求項１０のシュミットトリガ回路。
12. 前記第６回路は、
    前記第８トランジスタと前記第２電位ノードとの間の前記第２導電型の第１１トランジスタと、
    前記第１０トランジスタと前記第２電位ノードとの間の前記第２導電型の第１２トランジスタと、
    前記第２トランジスタと前記第２電位ノードとの間の前記第２導電型の第１３トランジスタと、
    前記第１電位ノードと前記第１ノードとの間の前記第１導電型の第１４トランジスタと、
    を備え、
    前記第１１、第１２、第１３、および第１４トランジスタは、それぞれのゲートにおいて、前記制御信号を受け取る、
    請求項１１のシュミットトリガ回路。
13. 前記第６回路は、
    前記第１電位ノードと前記第５トランジスタとの間の前記第１導電型の第１１トランジスタと、
    前記第１電位ノードと前記第９トランジスタとの間の前記第１導電型の第１２トランジスタと、
    前記第１電位ノードと前記第１トランジスタとの間の前記第１導電型の第１３トランジスタと、
    前記第１ノードと前記第２電位ノードとの間の前記第２導電型の第１４トランジスタと、
    を備え、
    前記第１１、第１２、第１３、および第１４トランジスタは、それぞれのゲートにおいて、前記制御信号を受け取る、
    請求項１１のシュミットトリガ回路。
14. 制御信号を受け取り、前記シュミットトリガ回路のイネーブルまたはディセーブルを制御する第４回路をさらに備える、請求項１のシュミットトリガ回路。
15. 前記第４回路は、
    前記第３回路と前記第２電位ノードとの間の第１導電型の第１トランジスタと、
    前記第１電位ノードと前記第１ノードとの間の第２導電型の第２トランジスタと、
    を備え、
    前記第１および第２トランジスタは、それぞれのゲートにおいて、前記制御信号を受け取る、
    請求項１４のシュミットトリガ回路。
16. 前記第４回路は、
    前記第１電位ノードと前記第２回路との間の第１導電型の第１トランジスタと、
    前記第１ノードと前記第２電位ノードとの間の第２導電型の第２トランジスタと、
    を備え、
    前記第１および第２トランジスタは、それぞれのゲートにおいて、前記制御信号を受け取る、
    請求項１４のシュミットトリガ回路。