JP2023018810A - 半導体装置 - Google Patents

Abstract

【課題】オフ動作における意図しない電力の供給を抑制する半導体装置を提供する。【解決手段】半導体装置１ａは、第１端子ＰＶＯＵＴと、第２端子ＰＧＮＤと、第１回路１２ａと、を備える。第１回路は、第１スイッチ素子Ｑ２と、第１抵抗Ｒ５と、第２スイッチ素子Ｑ４と、を含む。第１スイッチ素子の第１端は、第１電圧が供給される第１ノードＮ１に接続される。第１スイッチ素子の第２端は、第１端子に接続される。第１スイッチ素子のゲートは、第１ノードと第２端子との間に接続される。第１抵抗と第２スイッチ素子とは、第１ノードと第２端子との間に直列接続される。半導体装置は、第１ノードへの第１電圧の供給が停止された際に、第１スイッチ素子及び第２スイッチ素子をオフ状態からオン状態にする。【選択図】図３

Description

本発明の実施形態は、半導体装置に関する。

負荷に電力を供給するための半導体装置が知られている。

特開２０１７－００５８６２号公報 特開２０１２－１０９９３７号公報 特開２００８－１７２９４０号公報 特開平０６－０６１８２６号公報 特開２００４－２４７５８８号公報

オフ動作における意図しない電力の供給を抑制する。

実施形態に係る半導体装置は、第１端子と、第２端子と、第１回路とを備える。第１回路は、第１スイッチ素子と、第１抵抗と、第２スイッチ素子とを含む。第１スイッチ素子の第１端は、第１電圧が供給される第１ノードに接続される。第１スイッチ素子の第２端は、第１端子に接続される。第１スイッチ素子のゲートは、第１ノードと第２端子との間に接続される。第１抵抗と第２スイッチ素子とは、第１ノードと第２端子との間に直列接続される。半導体装置は、第１ノードへの第１電圧の供給が停止された際に、第１スイッチ素子及び第２スイッチ素子をオフ状態からオン状態にするように構成される。

第１実施形態に係る半導体装置、及び半導体装置によって電力を供給される負荷の構成の一例を説明するための回路図。 第１実施形態に係る半導体装置の動作例を示すタイミングチャート。 第２実施形態に係る半導体装置、及び半導体装置によって電力を供給される負荷の構成の一例を説明するための回路図。 第２実施形態に係る半導体装置の動作例を示すタイミングチャート。 第２実施形態に係る半導体装置のその他の動作例を示すタイミングチャート。 変形例に係る半導体装置、及び半導体装置によって電力を供給される負荷の構成の一例を説明するための回路図。

以下、実施形態につき図面を参照して説明する。説明に際し、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、以下に示す実施形態は、技術的思想を例示するものである。実施形態は、構成部品の材質、形状、構造、配置等を特定するものではない。実施形態は、種々の変更を加えることができる。

［１］第１実施形態
第１実施形態に係る半導体装置について説明する。

［１－１］構成
［１－１－１］半導体装置１の全体構成
図１は、第１実施形態に係る半導体装置、及び半導体装置によって電力を供給される負荷の構成の一例を説明するための回路図である。半導体装置１は、負荷２に電力を供給するロードスイッチである。半導体装置１は、例えば、ＩＣ（Integrated Circuit）チップである。負荷２は、半導体装置１から供給された電力を用いて、種々の動作を行う回路である。負荷２は、例えば、ＩＣチップである。

半導体装置１は、端子ＰＶＩＮ、ＰＶＯＵＴ、ＰＥＮ、及びＰＧＮＤ、スイッチ素子Ｑ１、制御回路１０、電圧生成回路１１、並びにスイッチング回路１２を含む。

端子ＰＶＩＮは、半導体装置１の電源端子である。端子ＰＶＩＮには、半導体装置１の外部から電圧ＶＩＮが印加される。

端子ＰＶＯＵＴは、半導体装置１の出力端子である。端子ＰＶＯＵＴから半導体装置１の外部へ、電力が供給される。

端子ＰＥＮは、半導体装置１の制御端子である。端子ＰＥＮには、半導体装置１の外部からコマンドＣＭＤが入力される。コマンドＣＭＤは、半導体装置１に負荷２を駆動させる旨のコマンドＣＭＤと、半導体装置１に負荷２の駆動を停止させる旨のコマンドＣＭＤとを含む。なお、以下の説明において、半導体装置１に負荷２を駆動させる動作をオン動作とも言う。また、半導体装置１に負荷２の駆動を停止させる動作をオフ動作とも言う。また、半導体装置１に負荷２を駆動させる旨のコマンドをオン動作のコマンドＣＭＤとも言う。また、半導体装置１に負荷２の駆動を停止させる旨のコマンドをオフ動作のコマンドＣＭＤとも言う。

端子ＰＧＮＤは、半導体装置１の接地端子である。端子ＰＧＮＤは、接地される。

スイッチ素子Ｑ１は、Ｎチャネル型のＭＯＳＦＥＴである。スイッチ素子Ｑ１のドレインには、端子ＰＶＩＮを介して電圧ＶＩＮが印加される。スイッチ素子Ｑ１のソースは、端子ＰＶＯＵＴに接続される。スイッチ素子Ｑ１のゲートは、ノードＮ１に接続される。スイッチ素子Ｑ１は、スイッチ素子Ｑ１がオン状態のとき、端子ＰＶＯＵＴを介して負荷２に、電圧ＶＩＮを出力する。ここで、スイッチ素子Ｑ１のオン抵抗Ｒｏｎ（Ｑ１）と、オン状態のスイッチ素子Ｑ１に流れる電流ＩＯＵＴとの積で表現できる電圧Ｒｏｎ（Ｑ１）×ＩＯＵＴは、非常に小さく無視できるレベルとしている。スイッチ素子Ｑ１は、スイッチ素子Ｑ１がオフ状態のとき、端子ＰＶＯＵＴを介して負荷２に、電圧ＶＩＮを出力しない。

制御回路１０は、半導体装置１全体の動作を制御する。制御回路１０は、端子ＰＥＮを介して、半導体装置１の外部からコマンドＣＭＤを受信する。制御回路１０は、受信したコマンドＣＭＤに基づいて、電圧生成回路１１及びスイッチング回路１２の動作を制御する。制御回路１０は、スイッチング回路１２に、信号ＥＮ１及びＥＮ２を出力する。

電圧生成回路１１は、例えば、チャージポンプである。電圧生成回路１１には、端子ＰＶＩＮを介して、電圧ＶＩＮが入力される。電圧生成回路１１は、制御回路１０の制御に基づいて、電圧ＶＩＮよりも高い電圧を生成する。電圧生成回路１１によって生成された電圧は、ノードＮ１に供給される。

スイッチング回路１２は、スイッチ素子Ｑ１のオンオフを制御する。スイッチング回路１２は、制御回路１０から受信した信号ＥＮ１及びＥＮ２に基づいて、スイッチ素子Ｑ１をオフ状態にする。

負荷２は、容量負荷ＣＬ及び抵抗負荷ＲＬを含む。容量負荷ＣＬは、供給された電力を蓄える。抵抗負荷ＲＬは、供給された電力を消費する。容量負荷ＣＬは、端子ＰＶＯＵＴと接地電圧との間に設けられる。抵抗負荷ＲＬは、端子ＰＶＯＵＴと接地電圧との間に、容量負荷ＣＬと並列に設けられる。

［１－１－２］スイッチング回路１２の構成
スイッチング回路１２の詳細について説明する。スイッチング回路１２は、抵抗素子Ｒ１乃至Ｒ４、及びスイッチ素子Ｑ２乃至Ｑ４を含む。スイッチ素子Ｑ２は、Ｐチャネル型のＭＯＳＦＥＴである。スイッチ素子Ｑ３及びＱ４は、Ｎチャネル型のＭＯＳＦＥＴである。

抵抗素子Ｒ１乃至Ｒ３は、ノードＮ１と端子ＰＧＮＤとの間に、抵抗素子Ｒ１、Ｒ２、Ｒ３の順に直列接続される。具体的には、抵抗素子Ｒ１の一端はノードＮ１に接続される。抵抗素子Ｒ１の他端はノードＮ２に接続される。抵抗素子Ｒ２の一端はノードＮ２に接続される。抵抗素子Ｒ２の他端はノードＮ３に接続される。抵抗素子Ｒ３の一端はノードＮ３に接続される。抵抗素子Ｒ３の他端は端子ＰＧＮＤに接続される。

抵抗素子Ｒ４の一端は、端子ＰＶＯＵＴに接続される。

スイッチ素子Ｑ２のソースは、ノードＮ１に接続される。スイッチ素子Ｑ２のゲートは、ノードＮ２に接続される。スイッチ素子Ｑ２のドレインは、抵抗素子Ｒ４の他端に接続される。言い換えると、スイッチ素子Ｑ２のドレインは、抵抗素子Ｒ４を介して、端子ＰＶＯＵＴに接続される。

スイッチ素子Ｑ３のソースは、端子ＰＧＮＤに接続される。スイッチ素子Ｑ３のドレインは、ノードＮ３に接続される。スイッチ素子Ｑ３のゲートには、信号ＥＮ１が供給される。スイッチ素子Ｑ３は、Ｈレベルの信号ＥＮ１及びＬレベルの信号ＥＮ１に基づいて、それぞれオン状態及びオフ状態となる。

スイッチ素子Ｑ４のソースは、端子ＰＧＮＤに接続される。スイッチ素子Ｑ４のドレインは、ノードＮ１に接続される。スイッチ素子Ｑ４のゲートには、信号ＥＮ２が供給される。スイッチ素子Ｑ４は、Ｈレベルの信号ＥＮ２及びＬレベルの信号ＥＮ２に基づいて、それぞれオン状態及びオフ状態となる。

なお、図示していないが、スイッチ素子Ｑ１乃至Ｑ４のそれぞれは、ボディダイオードを含む。具体的には、Ｎチャネル型のＭＯＳＦＥＴであるスイッチ素子Ｑ１、Ｑ３、及びＱ４のそれぞれは、アノードがソースに接続され、カソードがドレインに接続された、ボディダイオードを含む。Ｐチャネル型のＭＯＳＦＥＴであるスイッチ素子Ｑ２は、アノードがドレインに接続され、カソードがソースに接続された、ボディダイオードを含む。

抵抗素子Ｒ１乃至Ｒ３それぞれの抵抗値は、抵抗素子Ｒ４の抵抗値よりも大きい。具体的には、例えば、抵抗素子Ｒ１乃至Ｒ３それぞれの抵抗値は、数百キロオーム～数メガオームであり、抵抗素子Ｒ４の抵抗値は、数キロオームである。

抵抗素子Ｒ１乃至Ｒ３それぞれの抵抗値を、抵抗値ｒ１乃至ｒ３と呼ぶ。スイッチ素子Ｑ２の閾値電圧を、Ｖｔｈ（Ｑ２）と呼ぶ。電圧生成回路１１がノードＮ１に出力する電圧を、電圧ＶＨと呼ぶ。抵抗値ｒ１乃至ｒ３は、以下の（１）式及び（２）式を満たすように定められる。

｜ＶＨ×（ｒ１）／（ｒ１＋ｒ２＋ｒ３）｜＜｜Ｖｔｈ（Ｑ２）｜ （１）
｜ＶＨ×（ｒ１）／（ｒ１＋ｒ２）｜＞｜Ｖｔｈ（Ｑ２）｜ （２）
［１－２］動作
半導体装置１の動作について説明する。なお、ノードＮ１の電圧をＶＮ１と呼ぶ。端子ＰＶＯＵＴの電圧を、ＶＯＵＴと呼ぶ。接地電圧ＧＮＤは、０Ｖである。

図２は、第１実施形態に係る半導体装置の動作例を示すタイミングチャートである。図２では、オン動作を実行中の半導体装置１が、オフ動作のコマンドＣＭＤを受信し、オフ動作を実行する様子が示される。図２には、電圧ＶＮ１と、電圧ＶＯＵＴと、信号ＥＮ１と、信号ＥＮ２とが示される。電圧ＶＮ１は実線で、電圧ＶＯＵＴは破線で示される。信号ＥＮ１及びＥＮ２は、実線で示される。

時刻ｔ１０において、半導体装置１は、オン動作を実行している。オン動作において、制御回路１０は、電圧生成回路１１に電圧ＶＨを出力させる。これにより、電圧ＶＮ１は、電圧ＶＨとなる。電圧ＶＨは、スイッチ素子Ｑ１の閾値電圧及び電圧ＶＩＮの和よりも高い電圧である。電圧ＶＨに基づき、スイッチ素子Ｑ１はオン状態となる。オン状態となったスイッチ素子Ｑ１は、電圧ＶＩＮを、端子ＰＶＯＵＴを介して、負荷２へ供給する。これにより、電圧ＶＯＵＴは、電圧ＶＩＮとなる。

さらに、制御回路１０は、スイッチング回路１２にＬレベルの信号ＥＮ１と、Ｌレベルの信号ＥＮ２とを出力する。これにより、スイッチ素子Ｑ３及びＱ４は、オフ状態となる。

ノードＮ２の電圧は、スイッチ素子Ｑ３がオフ状態のため、直列接続された抵抗素子Ｒ１乃至Ｒ３によって電圧ＶＨを分圧した値となる。スイッチ素子Ｑ２のゲート－ソース間電圧ＶＧＳ（Ｑ２）の大きさは、以下の（３）式で表現できる。

｜ＶＧＳ（Ｑ２）｜＝｜ＶＨ×（ｒ１）／（ｒ１＋ｒ２＋ｒ３）｜ （３）
抵抗素子Ｒ１乃至Ｒ３それぞれの抵抗値ｒ１乃至ｒ３は、前述の（１）式を満たすように定められている。このため、ゲート－ソース間電圧ＶＧＳ（Ｑ２）の大きさは、スイッチ素子Ｑ２の閾値電圧Ｖｔｈ（Ｑ２）の大きさよりも小さい。よって、スイッチ素子Ｑ２はオフ状態となる。

このように、オン動作を実行している半導体装置１は、スイッチ素子Ｑ１がオン状態、スイッチ素子Ｑ２乃至Ｑ４がオフ状態である。オン状態のスイッチ素子Ｑ１は、負荷２へ電力を供給する。

時刻ｔ１１において、半導体装置１は、オフ動作のコマンドＣＭＤを受信し、オフ動作を実行する。具体的には、制御回路１０は、オフ動作のコマンドＣＭＤを受信すると、電圧生成回路１１に電圧ＶＨの出力を停止させる。さらに、制御回路１０は、スイッチング回路１２にＨレベルの信号ＥＮ１と、Ｈレベルの信号ＥＮ２とを出力する。

スイッチング回路１２において、スイッチ素子Ｑ３は、Ｈレベルの信号ＥＮ１に基づき、オン状態となる。

この結果、ノードＮ２の電圧は、オン状態となったスイッチ素子Ｑ３が抵抗素子Ｒ３を短絡するため、電圧ＶＨを、抵抗素子Ｒ１及びＲ２で分圧した値となる。スイッチ素子Ｑ２のゲート－ソース間電圧ＶＧＳ（Ｑ２）の大きさは、以下の（４）式で表現できる。

｜ＶＧＳ（Ｑ２）｜＝｜ＶＨ×（ｒ１）／（ｒ１＋ｒ２）｜ （４）
抵抗素子Ｒ１及びＲ２それぞれの抵抗値ｒ１及びｒ２は、前述の（２）式を満たすように定められている。このため、ゲート－ソース間電圧ＶＧＳ（Ｑ２）の大きさは、スイッチ素子Ｑ２の閾値電圧Ｖｔｈ（Ｑ２）の大きさよりも大きくなる。よって、スイッチ素子Ｑ２はオン状態となる。

この結果、ノードＮ１と端子ＰＶＯＵＴとは、オン状態となったスイッチ素子Ｑ２及び抵抗素子Ｒ４を介して接続される。これにより、スイッチ素子Ｑ１のゲート－ソース間電圧ＶＧＳ（Ｑ１）の大きさが小さくなるように、オン状態となったスイッチ素子Ｑ２及び抵抗素子Ｒ４を介して、電圧ＶＮ１が放電される。

また、スイッチング回路１２において、スイッチ素子Ｑ４は、Ｈレベルの信号ＥＮ２に基づき、オン状態となる。この結果、ノードＮ１と端子ＰＧＮＤとが、オン状態となったスイッチ素子Ｑ４によって短絡される。これにより、オン状態となったスイッチ素子Ｑ４を介して、電圧ＶＮ１が放電される。

このように、時刻ｔ１１において電圧ＶＮ１の放電が開始され、電圧ＶＮ１は、電圧ＶＨから低下していく。

時刻ｔ１２において、電圧ＶＮ１が低下したことで、スイッチ素子Ｑ１のゲート－ソース間電圧ＶＧＳ（Ｑ１）の大きさが、スイッチ素子Ｑ１の閾値電圧Ｖｔｈ（Ｑ１）の大きさよりも小さくなり、スイッチ素子Ｑ１はオフ状態となる。オフ状態のスイッチ素子Ｑ１は、負荷２へ電力を供給しない。

電力の供給が絶たれた負荷２において、容量負荷ＣＬに蓄えられた電荷は、抵抗負荷ＲＬによって消費される。これにより、時刻ｔ１２以降、電圧ＶＯＵＴは０Ｖまで低下していく。

電圧ＶＮ１が低下していき、スイッチ素子Ｑ２のゲート－ソース間電圧ＶＧＳ（Ｑ２）の大きさが、スイッチ素子Ｑ２の閾値電圧Ｖｔｈ（Ｑ２）未満となると、スイッチ素子Ｑ２はオフ状態になる。対して、スイッチ素子Ｑ４は、電圧ＶＮ１が低下してもオン状態を維持する。これにより、電圧ＶＮ１は０Ｖまで低下していく。

時刻ｔ１３において、電圧ＶＮ１は０Ｖとなる。図２に示す例では、電圧ＶＮ１が電圧ＶＯＵＴよりも先に０Ｖまで低下したため、時刻ｔ１３において、スイッチ素子Ｑ１のゲート－ソース間電圧ＶＧＳ（Ｑ１）は０Ｖ以下である。

時刻ｔ１４において、電圧ＶＯＵＴは０Ｖとなる。時刻ｔ１４において、スイッチ素子Ｑ１のゲート－ソース間電圧ＶＧＳ（Ｑ１）は０Ｖである。

このように、オフ動作のコマンドＣＭＤを受信した半導体装置１は、オフ動作を実行し、スイッチ素子Ｑ２乃至Ｑ４がオン状態となり電圧ＶＮ１を低下させることで、スイッチ素子Ｑ１をオフ状態に遷移させる。オフ状態になったスイッチ素子Ｑ１は、負荷２への電力の供給を停止する。そして、電圧ＶＮ１はオン状態のスイッチ素子Ｑ４によって０Ｖまで低下し、スイッチ素子Ｑ１のゲート－ソース間電圧ＶＧＳ（Ｑ１）は０Ｖ以下または０Ｖとなる。

［１－３］効果
以上で説明した第１実施形態に係る半導体装置１によれば、オフ動作における意図しない電力の供給を抑制することができる。以下に、第１実施形態に係る半導体装置１の効果の詳細について説明する。

第１実施形態に係る半導体装置１は、スイッチ素子Ｑ２と、スイッチ素子Ｑ４とを含んでいる。スイッチ素子Ｑ２のソースは、電圧ＶＨが供給されるノードＮ１に接続されている。スイッチ素子Ｑ２のドレインは、抵抗素子Ｒ４を介して、端子ＰＶＯＵＴに接続されている。スイッチ素子Ｑ２のゲートは、ノードＮ１と端子ＰＧＮＤとの間に直列接続された抵抗素子Ｒ１乃至Ｒ３の接続ノードであるノードＮ２に、言い換えるとノードＮ１と端子ＰＧＮＤとの間に接続されている。スイッチ素子Ｑ４のソースは、端子ＰＧＮＤに接続されている。スイッチ素子Ｑ４のドレインは、ノードＮ１に接続されている。ノードＮ１へ電圧ＶＨの供給が停止された際に、スイッチ素子Ｑ２及びスイッチ素子Ｑ４はオフ状態からオン状態になる。

このように構成されることにより、第１実施形態に係る半導体装置１は、オン動作からオフ動作に切り替わった際に、ノードＮ１の電圧ＶＮ１を、短時間で０Ｖまで低下させることができる。具体的には、オフ動作が開始されると、スイッチ素子Ｑ２及びＱ４がオン状態となることで、電圧ＶＮ１を放電する。電圧ＶＮ１が低下すると、スイッチ素子Ｑ２はオフ状態に遷移するが、スイッチ素子Ｑ４はオン状態を維持し、電圧ＶＮ１は０Ｖまで放電される。このため、第１実施形態に係る半導体装置１は、半導体装置１がオン動作からオフ動作に切り替わった際に、電圧ＶＮ１を、特定の電圧で停滞することなく、０Ｖまで放電することができる。よって、第１実施形態に係る半導体装置１は、半導体装置１がオン動作からオフ動作に切り替わった際に、スイッチ素子Ｑ１のゲート－ソース間電圧ＶＧＳ（Ｑ１）を短時間で０Ｖ以下または０Ｖにすることができる。これにより、第１実施形態に係る半導体装置１は、オフ動作におけるスイッチ素子Ｑ１の意図しないオン状態への遷移を抑制でき、意図しない電力の供給を抑制することができる。

［２］第２実施形態
第２実施形態に係る半導体装置の構成は、第１実施形態に係る半導体装置に対して、スイッチング回路の構成と、制御回路の動作とが異なる。以下に、第２実施形態に係る半導体装置１ａについて、第１実施形態と異なる点を説明する。

［２－１］構成
［２－１－１］半導体装置１ａの構成
図３は、第２実施形態に係る半導体装置、及び半導体装置によって電力を供給される負荷の構成の一例を説明するための回路図である。半導体装置１ａは、第１実施形態で説明した半導体装置１のスイッチング回路１２が、スイッチング回路１２ａに置き換えられた構成を有する。

スイッチング回路１２ａは、スイッチング回路１２の構成に加えて、抵抗素子Ｒ５をさらに含む。抵抗素子Ｒ５は、ノードＮ１と、スイッチ素子Ｑ４のドレインとの間に設けられる。具体的には、抵抗素子Ｒ５の一端は、ノードＮ１に接続される。抵抗素子Ｒ５の他端は、スイッチ素子Ｑ４のドレインに接続される。言い換えると、抵抗素子Ｒ５とスイッチ素子Ｑ４とは、ノードＮ１と端子ＰＧＮＤとの間に直列接続される。抵抗素子Ｒ５の抵抗値は、抵抗素子Ｒ１乃至Ｒ３それぞれの抵抗値よりも小さい。具体的には、例えば、抵抗素子Ｒ５の抵抗値は、数キロオームである。その他の構成は、スイッチング回路１２と同様である。

半導体装置１ａにおいて、スイッチング回路１２ａ以外の構成は、半導体装置１と同様である。

［２－１－２］負荷２ａの構成
引き続き図３を参照して、負荷２ａについて説明する。第２実施形態では、半導体装置１ａの出力端子である端子ＰＶＯＵＴに、負荷２ａが接続されている場合を例に説明する。負荷２ａは、第１実施形態で説明した負荷２の抵抗負荷ＲＬが、電源ＰＳに置き換えられた構成を有する。

電源ＰＳは、電圧ＶＡを出力する定電圧源である。電圧ＶＡは、例えば、電圧ＶＩＮと同じ大きさの電圧である。電源ＰＳは、端子ＰＶＯＵＴに電圧ＶＡを出力する。その他の構成は、負荷２と同様である。

なお、負荷２ａは電源ＰＳを含むため、負荷２ａと電気的に接続されているノードの電圧が電圧ＶＡよりも低くなると、電源ＰＳから当該ノードへ電流が流れ得る。例えば、半導体装置１ａがオフ動作を実行すると、スイッチング回路１２ａに電源ＰＳから電流が流入し得る。本実施形態では、半導体装置１ａがオフ動作を実行している際に、電源ＰＳから端子ＰＶＯＵＴを介して半導体装置１ａに流入し、スイッチング回路１２ａを介して端子ＰＧＮＤへ流れる電流を、電流ＩＬと呼ぶ。電流ＩＬは、電源ＰＳの負荷となるため、抑制されることが好ましい。

なお、スイッチ素子Ｑ１のゲート－ソース間電圧ＶＧＳ（Ｑ１）の大きさが、耐圧ＶＭＡＸ（Ｑ１）よりも大きくなると、スイッチ素子Ｑ１は破損し得る。スイッチ素子Ｑ２のオン抵抗Ｒｏｎ（Ｑ２）と、スイッチ素子Ｑ４のオン抵抗Ｒｏｎ（Ｑ４）と、抵抗素子Ｒ４の抵抗値ｒ４と、抵抗素子Ｒ５の抵抗値ｒ５と、電圧ＶＡとは、以下の式（５）の関係を満たすように定められる。

ＶＭＡＸ（Ｑ１）＞（（ｒ４＋Ｒｏｎ（Ｑ２）／（ｒ４＋Ｒｏｎ（Ｑ２）＋ｒ５＋Ｒｏｎ（Ｑ４））×ＶＡ （５）
［２－２］動作
半導体装置１ａの動作について説明する。

図４は、第２実施形態に係る半導体装置の動作例を示すタイミングチャートである。図４では、オン動作を実行中の半導体装置１ａが、オフ動作のコマンドＣＭＤを受信し、オフ動作を実行する様子が示される。図４には、ノードＮ１の電圧ＶＮ１と、端子ＰＶＯＵＴの電圧ＶＯＵＴと、端子ＰＶＯＵＴから半導体装置１ａに流入する電流ＩＬと、信号ＥＮ１と、信号ＥＮ２とが示される。

半導体装置１ａのオン動作は、第１実施形態で説明した半導体装置１のオン動作と同様である。つまり、オン動作のコマンドＣＭＤを受信した半導体装置１ａは、オン動作を実行し、スイッチ素子Ｑ１がオン状態、スイッチ素子Ｑ２乃至Ｑ４がオフ状態となる。そして、オン状態のスイッチ素子Ｑ１が、負荷２ａへ電力を供給する。

時刻ｔ２０において、半導体装置１ａは、オン動作を実行している。時刻ｔ２０から、時刻ｔ２１までの期間において、電圧ＶＮ１は電圧ＶＨである。時刻ｔ２０から、時刻ｔ２１までの期間において、電圧ＶＮ１は電圧ＶＡよりも大きいため、半導体装置１ａに流入する電流ＩＬは０Ａである。時刻ｔ２０から、時刻ｔ２１までの期間において、信号ＥＮ１及びＥＮ２は、Ｌレベルを維持している。

時刻ｔ２１において、半導体装置１ａは、オフ動作のコマンドＣＭＤを受信し、オフ動作を実行する。具体的には、制御回路１０は、オフ動作のコマンドＣＭＤを受信すると、電圧生成回路１１に電圧ＶＨの出力を停止させる。さらに、制御回路１０は、スイッチング回路１２ａにＨレベルの信号ＥＮ１と、Ｈレベルの信号ＥＮ２とを出力する。

スイッチング回路１２ａにおいて、スイッチ素子Ｑ３は、Ｈレベルの信号ＥＮ１に基づき、オン状態となる。この結果、スイッチ素子Ｑ２はオン状態となる。これにより、スイッチ素子Ｑ１のゲート－ソース間電圧ＶＧＳ（Ｑ１）の大きさが小さくなるように、オン状態となったスイッチ素子Ｑ２及び抵抗素子Ｒ４を介して、電圧ＶＮ１が放電される。

また、スイッチング回路１２ａにおいて、スイッチ素子Ｑ４は、Ｈレベルの信号ＥＮ２に基づき、オン状態となる。この結果、ノードＮ１と端子ＰＧＮＤとが、抵抗素子Ｒ５とオン状態となったスイッチ素子Ｑ４とによって電気的に接続される。これにより、抵抗素子Ｒ５とオン状態となったスイッチ素子Ｑ４とを介して、電圧ＶＮ１が放電される。

電圧ＶＮ１が放電され、スイッチ素子Ｑ１のゲート－ソース間電圧ＶＧＳ（Ｑ１）の大きさが、スイッチ素子Ｑ１の閾値電圧Ｖｔｈ（Ｑ１）の大きさよりも小さくなると、スイッチ素子Ｑ１はオフ状態となる。オフ状態のスイッチ素子Ｑ１は、負荷２ａへ電力を供給しない。

負荷２ａは、電源ＰＳを含むため、半導体装置１ａからの電力の供給が絶たれても、端子ＰＶＯＵＴの電圧ＶＯＵＴは、電圧ＶＡに保たれる。

さらに電圧ＶＮ１が放電され、電圧ＶＮ１が電圧ＶＡよりも低くなると、端子ＰＶＯＵＴから、抵抗素子Ｒ４とオン状態のスイッチ素子Ｑ２とを介して、ノードＮ１に電流が流入する。ノードＮ１から接地電圧ＧＮＤまでの電流経路は、抵抗素子Ｒ５とオン状態のスイッチ素子Ｑ４を介して端子ＰＧＮＤへ流れる電流経路と、抵抗素子Ｒ１及びＲ２とオン状態のスイッチ素子Ｑ３を介して端子ＰＧＮＤへ流れる電流経路と、抵抗素子Ｒ１乃至Ｒ３を介して端子ＰＧＮＤへと流れる電流経路とを含む。抵抗素子Ｒ１乃至Ｒ３の抵抗値は、抵抗素子Ｒ５の抵抗値よりも大きい。このため、ノードＮ１から接地電圧ＧＮＤまでの主たる電流経路は、抵抗素子Ｒ５とオン状態のスイッチ素子Ｑ４を介する電流経路である。

このように、ノードＮ１には抵抗素子Ｒ４とオン状態のスイッチ素子Ｑ２を介して電流が流入し、かつノードＮ１は抵抗素子Ｒ５とオン状態のスイッチ素子Ｑ４を介して放電される。このため、ノードＮ１の電圧ＶＮ１は以下の式（６）で表現できる電圧Ｖ１に安定する。

Ｖ１＝（（ｒ５＋Ｒｏｎ（Ｑ４））／（ｒ４＋Ｒｏｎ（Ｑ２）＋ｒ５＋Ｒｏｎ（Ｑ４））×ＶＡ （６）
このように、時刻ｔ２１において電圧ＶＮ１の放電が開始されると、電圧ＶＮ１は電圧Ｖ１まで低下し、電圧Ｖ１で安定する。

電圧ＶＮ１が電圧Ｖ１であるとき、スイッチ素子Ｑ１のゲート－ソース間電圧ＶＧＳ（Ｑ１）の大きさは、以下の式（７）のように定まる。

｜ＶＧＳ（Ｑ１）｜＝ＶＡ－Ｖ１＝（（ｒ４＋Ｒｏｎ（Ｑ２）／（ｒ４＋Ｒｏｎ（Ｑ２）＋ｒ５＋Ｒｏｎ（Ｑ４））×ＶＡ （７）
前述の（５）式と（７）式とから明らかなように、電圧ＶＮ１が電圧Ｖ１のとき、スイッチ素子Ｑ１のゲート－ソース間電圧ＶＧＳ（Ｑ１）の大きさは、耐圧ＶＭＡＸ（Ｑ１）よりも小さい。

また、電圧ＶＮ１が電圧Ｖ１のとき、端子ＰＶＯＵＴから半導体装置１ａに流入する電流ＩＬは、主たる電流経路について考慮すると、以下の（８）式の電流Ｉ１のように表現できる。

Ｉ１＝ＶＡ／（ｒ４＋Ｒｏｎ（Ｑ２）＋ｒ５＋Ｒｏｎ（Ｑ４）） （８）
このように、時刻ｔ２１において電圧ＶＮ１の放電が開始されると、電流ＩＬは電流Ｉ１まで増加し、電流Ｉ１で安定する。

時刻ｔ２２において、制御回路１０は、信号ＥＮ２をＬレベルに切り替える。時刻ｔ２２は、制御回路１０が、スイッチング回路１２ａにＨレベルの信号ＥＮ１と、Ｈレベルの信号ＥＮ２とを出力した時刻ｔ２１から、第１の期間Ｗ１が経過したタイミングに対応する。

スイッチング回路１２ａにおいて、スイッチ素子Ｑ４は、Ｌレベルの信号ＥＮ２に基づき、オフ状態になる。

スイッチ素子Ｑ４がオフ状態になった結果、ノードＮ１から接地電圧への主たる電流経路は、抵抗素子Ｒ１及びＲ２と、オン状態のスイッチ素子Ｑ３を介す電流経路となる。つまり、半導体装置１ａに流入する電流ＩＬは、抵抗素子Ｒ４と、オン状態のスイッチ素子Ｑ４と、抵抗素子Ｒ１と、抵抗素子Ｒ２と、オン状態のスイッチ素子Ｑ３を介して、端子ＰＧＮＤへと流れる。

時刻ｔ２２において電流経路が変化した結果、電圧ＶＮ１は上昇し、電流ＩＬは減少する。電圧ＶＮ１及び電流ＩＬそれぞれの変化について説明する。

抵抗素子Ｒ１及びＲ２の抵抗値は、抵抗素子Ｒ４の抵抗値、スイッチ素子Ｑ４のオン抵抗、スイッチ素子Ｑ３のオン抵抗のいずれよりも、大きい。このため、電圧ＶＮ１は、以下の（９）式のように表現できる電圧Ｖ２まで上昇し、電圧Ｖ２で安定する。

Ｖ２＝ＶＡ （９）
また、電流ＩＬは、以下の（１０）式のように表現できる電流Ｉ２まで減少し、電流Ｉ２で安定する。

Ｉ２＝ＶＡ／（ｒ１＋ｒ２） （１０）
電流Ｉ２を示す式（１０）の分母であるｒ１＋ｒ２は、高い抵抗値の合計である。電流Ｉ１を示す式（８）の分母であるｒ４＋Ｒｏｎ（Ｑ２）＋ｒ５＋Ｒｏｎ（Ｑ４）は、（１０）の分母であるｒ１＋ｒ２に比べて小さい。このように、電流Ｉ２は、電流Ｉ１よりも小さい。

時刻ｔ２３において、制御回路１０は、信号ＥＮ１をＬレベルに切り替える。時刻ｔ２３は、制御回路１０が、スイッチング回路１２ａにＨレベルの信号ＥＮ１と、Ｈレベルの信号ＥＮ２とを出力した時刻ｔ２１から、第１の期間Ｗ１以上長い第２の期間Ｗ２が経過したタイミングに対応する。

スイッチング回路１２ａにおいて、スイッチ素子Ｑ３は、Ｌレベルの信号ＥＮ１に基づき、オフ状態になる。この結果、スイッチ素子Ｑ２もオフ状態になる。

スイッチ素子Ｑ３がオフ状態になった結果、ノードＮ１から接地電圧ＧＮＤへの主たる電流経路は、直列接続された抵抗素子Ｒ１乃至Ｒ３を介す電流経路となる。電圧ＶＮ１は、直列接続された抵抗素子Ｒ１乃至Ｒ３によって放電され、低下する。

電圧ＶＮ１が放電され、電圧ＶＮ１と電圧ＶＡとの差が、スイッチ素子Ｑ２のボディダイオードの順方向電圧ＶＦ（Ｑ２）以上大きくなると、スイッチ素子Ｑ２のボディダイオードがオン状態になる。この結果、半導体装置１ａに流入する電流ＩＬは、抵抗素子Ｒ４と、スイッチ素子Ｑ２のボディダイオードと、抵抗素子Ｒ１と、抵抗素子Ｒ２と、抵抗素子Ｒ３とを介して、端子ＰＧＮＤへと流れる。

このように、時刻ｔ２３において電流経路が変化した結果、電圧ＶＮ１は低下し、電流ＩＬは減少する。電圧ＶＮ１及び電流ＩＬそれぞれの変化について説明する。

抵抗素子Ｒ１乃至Ｒ３の抵抗値は、抵抗素子Ｒ４の抵抗値、スイッチ素子Ｑ２のボディダイオードの寄生抵抗のいずれよりも、大きい。このため、電圧ＶＮ１は、以下の（１１）式のように表現できる電圧Ｖ３まで低下し、電圧Ｖ３で安定する。

Ｖ３＝ＶＡ－ＶＦ（Ｑ２） （１１）
また、電流ＩＬは、以下の（１２）式のように表現できる電流Ｉ３まで減少し、電流Ｉ３で安定する。

Ｉ３＝（（ＶＡ－ＶＦ（Ｑ２））／（ｒ１＋ｒ２＋ｒ３）） （１２）
電流Ｉ３を表す式（１２）は、電流Ｉ２を表す式（１０）と比較して、分子はＶＦ（Ｑ２）だけ小さく、分母はｒ３だけ大きい。このように、電流Ｉ３は、電流Ｉ２よりも小さい。

このように、オフ動作のコマンドＣＭＤを受信した半導体装置１ａは、オフ動作を実行し、信号ＥＮ１及びＥＮ２をＨレベルにし、スイッチ素子Ｑ２乃至Ｑ４をオン状態にすることで、スイッチ素子Ｑ１をオフ状態にする。そして、信号ＥＮ１及びＥＮ２をＨレベルにしてから第１の期間Ｗ１経過すると、信号ＥＮ２をＬレベルにする。さらに、信号ＥＮ１及びＥＮ２をＨレベルにしてから第１の期間Ｗ１以上長い第２の期間Ｗ２経過すると、信号ＥＮ１をＬレベルにする。

その結果、上記説明したように、半導体装置１ａに電源ＰＳを含む負荷２ａが接続されている場合において、スイッチ素子Ｑ１のゲート－ソース間電圧ＶＧＳ（Ｑ１）の大きさが、耐圧ＶＭＡＸ（Ｑ１）未満に維持される。かつ、端子ＰＶＯＵＴから流入する電流ＩＬの大きさが、第１の期間Ｗ１及び第２の期間Ｗ２を経過すると、第１の期間中及び第２の期間中に流入していた大きさよりも小さくなる。

なお、半導体装置１ａに第１実施形態で説明した負荷２が接続された場合は、オフ動作のコマンドＣＭＤを半導体装置１ａが受信すると、電圧ＶＮ１及び電圧ＶＯＵＴは、第１の期間Ｗ１内に０Ｖまで放電される。つまり、第２実施形態に係る半導体装置１ａは、端子ＰＶＯＵＴに接続される負荷が負荷２である場合は、第１実施形態に係る半導体装置１と同様に、電圧ＶＮ１を０Ｖにすることで、スイッチ素子Ｑ１のゲート－ソース間電圧ＶＧＳ（Ｑ１）を０Ｖ以下または０Ｖにするように動作する。

［２－３］効果
以上で説明した第２実施形態に係る半導体装置１ａによれば、オフ動作におけるスイッチ素子Ｑ１の破損を抑制でき、かつ端子ＰＶＯＵＴから流入する電流を抑制することができる。以下に、第２実施形態に係る半導体装置１ａの効果の詳細について説明する。

第２実施形態に係る半導体装置１ａは、抵抗素子Ｒ５を含む。抵抗素子Ｒ５とスイッチ素子Ｑ４とは、ノードＮ１と端子ＰＧＮＤとの間に直列接続される。

このように構成されることにより、第２実施形態に係る半導体装置１ａは、オフ動作において、スイッチ素子Ｑ１の破損を抑制できる。具体的には、電源ＰＳを含む負荷が端子ＰＶＯＵＴに接続された状態でオフ動作が実行されると、ノードＮ１に流入した電流は、抵抗素子Ｒ５とオン状態のスイッチ素子Ｑ４を介して放電される。ノードＮ１に流入した電流が抵抗素子Ｒ５を介して放電されることにより、抵抗素子Ｒ５の両端に電圧差が生じる。これにより、電圧ＶＮ１と電圧ＶＡとの差が大きくなることが抑制され、スイッチ素子Ｑ１のゲート－ソース間電圧ＶＧＳ（Ｑ１）の大きさが耐圧ＶＭＡＸ（Ｑ１）以上になることを抑制できる。このため、第２実施形態に係る半導体装置１ａは、スイッチ素子Ｑ１の破損を抑制でき、動作信頼性を向上できる。

また、第２実施形態に係る半導体装置１ａの制御回路１０は、スイッチ素子Ｑ３及びＱ４をオフ状態からオン状態にしてから第１の期間Ｗ１経過後に、スイッチ素子Ｑ４をオン状態からオフ状態にする。さらに、制御回路１０は、スイッチ素子Ｑ３及びＱ４をオフ状態からオン状態にしてから第１の期間Ｗ１以上長い第２の期間Ｗ２経過後に、スイッチ素子Ｑ４をオン状態からオフ状態にする。

これにより、第２実施形態に係る半導体装置１ａは、オフ動作において、スイッチ素子Ｑ１の破損を抑制しつつ、端子ＰＶＯＵＴから半導体装置１ａに流入する電流を抑制することができる。

電源ＰＳを含む負荷が端子ＰＶＯＵＴに接続された状態では、スイッチ素子Ｑ３及びＱ４がオン状態であると、スイッチ素子Ｑ３及びＱ４がオフ状態である場合と比べて、電流ＩＬが大きくなる。半導体装置１ａは、オフ動作において、第２の期間Ｗ２以降はスイッチ素子Ｑ３及びＱ４をオフ状態にしているため、第２の期間Ｗ２以降の電流ＩＬを抑制できる。このため、第２実施形態に係る半導体装置１ａは、接続される負荷が電源を含む場合に、当該電源の負荷を抑制することができる。

また、半導体装置１ａは、スイッチ素子Ｑ４をオフ状態にするまでの第２の期間Ｗ２を、スイッチ素子Ｑ３をオフ状態にするまでの第１の期間Ｗ１以上の長さに定めている。これにより、スイッチ素子Ｑ４がオン状態の間は、スイッチ素子Ｑ３がオン状態に保たれる。

電源ＰＳを含む負荷が端子ＰＶＯＵＴに接続された状態において、スイッチ素子Ｑ４がオン状態、スイッチ素子Ｑ２及びＱ３がオフ状態の場合、電圧ＶＮ１が０Ｖ、電圧ＶＯＵＴが電圧ＶＡとなり、スイッチ素子Ｑ１のゲート－ソース間電圧ＶＧＳ（Ｑ１）の大きさが大きくなり得る。第２実施形態に係る半導体装置１ａは、スイッチ素子Ｑ４がオン状態の間は、スイッチ素子Ｑ３をオン状態に保つため、抵抗素子Ｒ５によって、スイッチ素子Ｑ１のゲート－ソース間電圧ＶＧＳ（Ｑ１）が大きくなることを抑制できる。このため、第２実施形態に係る半導体装置１ａは、端子ＰＶＯＵＴから半導体装置１ａに流入する電流を抑制することができ、かつスイッチ素子Ｑ１の破損を抑制することができる。

［２－４］その他の動作例
図４では、第２の期間Ｗ２が第１の期間Ｗ１よりも長い場合を例示した。第２実施形態において、第２の期間Ｗ２は、第１の期間Ｗ１以上の長さであればよいから、第２の期間Ｗ２と第１の期間Ｗ１とは等しくても良い。以下に、図５を参照して、第２の期間Ｗ２と第１の期間Ｗ１とが等しい場合について説明する。

図５は、第２実施形態に係る半導体装置のその他の動作例を示すタイミングチャートである。図５では、オン動作を実行中の半導体装置１ａが、オフ動作のコマンドＣＭＤを受信し、オフ動作を実行する様子が示される。図５には、ノードＮ１の電圧ＶＮ１と、端子ＰＶＯＵＴの電圧ＶＯＵＴと、端子ＰＶＯＵＴから半導体装置１ａに流入する電流ＩＬと、信号ＥＮ１と、信号ＥＮ２とが示される。

図５に示される動作例は、図４に示された動作例に対して、第２の期間Ｗ２の長さが異なる。図５の時刻ｔ３０、ｔ３１、及びｔ３２は、図４の時刻ｔ２０、ｔ２１、及びｔ２２にそれぞれ対応する。図５の時刻ｔ３０から時刻ｔ３２までの動作は、図４の時刻ｔ２０から時刻ｔ２２までの動作と同様である。図５の時刻ｔ３２以降の動作は、図４の時刻ｔ２２以降の動作と異なる。

時刻ｔ３０から時刻ｔ３１までの期間において、半導体装置１ａはオン動作を実行している。時刻ｔ３０から、時刻ｔ３１までの期間において、電圧ＶＮ１は電圧ＶＨである。時刻ｔ３０から、時刻ｔ３１までの期間において、電圧ＶＮ１は電圧ＶＡよりも大きいため、半導体装置１ａに流入する電流は０Ａである。時刻ｔ３０から、時刻ｔ３１までの期間において、信号ＥＮ１及びＥＮ２は、Ｌレベルを維持している。

時刻ｔ３１において、半導体装置１ａは、オフ動作のコマンドＣＭＤを受信し、オフ動作を実行する。時刻ｔ３１において、信号ＥＮ１及びＥＮ２は、ＬレベルからＨレベルに遷移している。そして、時刻ｔ３１以降、電圧ＶＮ１は電圧Ｖ１まで低下し、電圧Ｖ１で安定する。時刻ｔ３１以降、端子ＰＶＯＵＴから流入する電流はＩ１まで増加し、電流Ｉ１で安定する。

時刻ｔ３２において、制御回路１０は、信号ＥＮ１及び信号ＥＮ２それぞれを、Ｌレベルに切り替える。時刻ｔ３２は、制御回路１０が、スイッチング回路１２ａにＨレベルの信号ＥＮ１と、Ｈレベルの信号ＥＮ２とを出力した時刻ｔ３１から、第１の期間Ｗ１及び第１の期間Ｗ１と等しい第２の期間Ｗ２が経過したタイミングに対応する。

スイッチング回路１２ａにおいて、スイッチ素子Ｑ３は、Ｌレベルの信号ＥＮ１に基づいてオフ状態になる。この結果、スイッチ素子Ｑ２もオフ状態になる。また、スイッチ素子Ｑ４は、Ｌレベルの信号ＥＮ２に基づいてオフ状態になる。

これにより、半導体装置１ａに流入する電流ＩＬは、抵抗素子Ｒ４と、スイッチ素子Ｑ２のボディダイオードと、抵抗素子Ｒ１と、抵抗素子Ｒ２と、抵抗素子Ｒ３とを介して、端子ＰＧＮＤへと流れる。時刻ｔ３２以降、電圧ＶＮ１は、電圧Ｖ３まで上昇し、電圧Ｖ３で安定する。時刻ｔ３２以降、電流ＩＬは、電流Ｉ３まで減少し、電流Ｉ３で安定する。

このように、第２実施形態に係る半導体装置は、第２の期間Ｗ２と第１の期間Ｗ１とを等しく設定した場合にも、オフ動作におけるスイッチ素子Ｑ１の破損を抑制でき、かつ端子ＰＶＯＵＴから流入する電流を抑制することができる。

［３］変形例等
上記実施形態では、ロードスイッチである半導体装置が、１つのＩＣチップに構成された場合を例に説明した。ロードスイッチは、複数の部品、例えばゲートドライバのＩＣチップと、スイッチ素子のパッケージとを組み合わせて構成されても良い。図６は、変形例に係る半導体装置、及び半導体装置によって電力を供給される負荷の構成の一例を説明するための回路図である。半導体装置１ｂは、負荷２に電力を供給するロードスイッチである。半導体装置１ｂは、半導体装置１００及びスイッチ素子Ｑ１ａを含む。

半導体装置１００は、スイッチ素子Ｑ１ａのゲートを駆動するゲートドライバである。半導体装置１００は、例えば、ＩＣチップである。半導体装置１００は、第１実施形態で説明した半導体装置１に対して、スイッチ素子Ｑ１を含まず、端子ＰＶＧＡＴＥをさらに含む構成を有する。端子ＰＶＧＡＴＥは、半導体装置１００の出力端子である。端子ＰＶＧＡＴＥは、ノードＮ１と接続される。半導体装置１００のその他の構成は、第１実施形態で説明した半導体装置１と同様である。

スイッチ素子Ｑ１ａは、Ｎチャネル型のＭＯＳＦＥＴである。スイッチ素子Ｑ１ａは、例えば、半導体装置１００とは独立したパッケージの半導体素子である。スイッチ素子Ｑ１ａのドレインは、端子ＰＶＩＮに接続される。スイッチ素子Ｑ１ａのソースは、端子ＰＶＯＵＴに接続される。スイッチ素子Ｑ１ａのゲートは、端子ＰＶＧＡＴＥに接続される。

このように、ロードスイッチを複数の部品を組み合わせて構成した場合であっても、実施形態と同様の効果が得られる。

上記実施形態では、半導体装置が電力を供給する負荷として、容量負荷及び抵抗負荷を含む場合や、容量負荷及び電源を含む場合を例に説明した。半導体装置が電力を供給する負荷の構成は、上記実施形態で示した例に限定されない。半導体装置が電力を供給する負荷は、例えばパーソナルコンピュータやスマートフォン等の情報処理端末でも良いし、バッテリーの充電装置でも良い。

本明細書において、“スイッチ素子の第１端”は、ＭＯＳＦＥＴのソースまたはドレインに対応する。“スイッチ素子の第２端”は、ＭＯＳＦＥＴのドレインまたはソースに対応する。

本明細書において、電圧が略等しいとは、トランジスタのオン抵抗、リーク電流、配線の抵抗成分等の影響による微少な電圧差があった場合でも、略等しいと見なすことを示している。

本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。また、明細書において“オン状態”とは、対応するトランジスタのゲートに当該トランジスタの閾値電圧以上の電圧が印加されていることを示している。“オフ状態”とは、対応するトランジスタのゲートに当該トランジスタの閾値電圧未満の電圧が印加されていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，１ａ，１ｂ，１００…半導体装置、２，２ａ…負荷、１０…制御回路、１１…電圧生成回路、１２，１２ａ…スイッチング回路、ＣＬ…容量負荷、ＰＥＮ，ＰＧＮＤ，ＰＶＩＮ，ＰＶＯＵＴ…端子、ＰＳ…電源、Ｑ１～Ｑ４，Ｑ１ａ…スイッチ素子、Ｒ１～Ｒ５…抵抗素子、ＲＬ…抵抗負荷。

Claims (9)

1. 第１端子と、
   第２端子と、
   第１回路と、
   を備え、
   前記第１回路は、
   第１電圧が供給される第１ノードに接続された第１端と、前記第１端子に接続された第２端と、前記第１ノードと前記第２端子との間に接続されたゲートと、を含む第１スイッチ素子と、
   前記第１ノードと前記第２端子との間に直列接続された第１抵抗及び第２スイッチ素子と、
   を含み、
   前記第１ノードへの前記第１電圧の供給が停止された際に、前記第１スイッチ素子及び前記第２スイッチ素子をオフ状態からオン状態にするように構成される、
   半導体装置。
2. 第２回路をさらに備え、
   前記第１回路は、
   一端が前記第１ノードに接続された第２抵抗と、
   一端が前記第２抵抗の他端及び前記第１スイッチ素子の前記ゲートに接続された第３抵抗と、
   一端が前記第２端子に接続された第４抵抗と、
   前記第２端子に接続された第１端と、前記第３抵抗の他端及び前記第４抵抗の他端に接続された第２端と、を含む第３スイッチ素子と、
   をさらに含み、
   前記第２回路は、前記第１ノードへの前記第１電圧の供給が停止された際に、前記第２スイッチ素子及び前記第３スイッチ素子をオフ状態からオン状態にする、
   請求項１に記載の半導体装置。
3. 前記第２回路は、
   前記第２スイッチ素子及び前記第３スイッチ素子をオフ状態からオン状態にしてから第１期間経過後に、前記第２スイッチ素子をオン状態からオフ状態にし、
   前記第２スイッチ素子及び前記第３スイッチ素子をオフ状態からオン状態にしてから前記第１期間以上長い第２期間経過後に、前記第３スイッチ素子をオン状態からオフ状態にする、
   請求項２に記載の半導体装置。
4. 前記第２回路は、
   前記第２スイッチ素子のゲート及び前記第３スイッチ素子のゲートそれぞれの電圧を、第１の論理レベルから第２の論理レベルにすることで、前記第２スイッチ素子及び前記第３スイッチ素子をオフ状態からオン状態にし、
   前記第２スイッチ素子及び前記第３スイッチ素子をオフ状態からオン状態にしてから前記第１期間経過後に、前記第２スイッチ素子の前記ゲートの電圧を、前記第２の論理レベルから前記第１の論理レベルにし、
   前記第２スイッチ素子及び前記第３スイッチ素子をオフ状態からオン状態にしてから前記第２期間経過後に、前記第３スイッチ素子の前記ゲートの電圧を、前記第２の論理レベルから前記第１の論理レベルにする、
   請求項３に記載の半導体装置。
5. 前記第１スイッチ素子はＰチャネル型のＭＯＳＦＥＴであり、
   前記第２スイッチ素子及び前記第３スイッチ素子は、Ｎチャネル型のＭＯＳＦＥＴである、
   請求項２乃至４いずれか１項に記載の半導体装置。
6. 前記第１電圧を生成し、生成した前記第１電圧を前記第１ノードに出力するように構成された第３回路をさらに備え、
   前記第２回路は、前記第３回路に、前記第１電圧の出力を停止することを指示する、
   請求項２乃至５のいずれか１項に記載の半導体装置。
7. 前記半導体装置の外部から第２電圧が供給される第３端子と、
   前記第１端子に接続された第１端と、前記第３端子に接続された第２端と、前記第１ノードに接続されたゲートと、を含む第４スイッチ素子と、
   をさらに備える、
   請求項１乃至６のいずれか１項に記載の半導体装置。
8. 前記第１電圧は前記第２電圧よりも高く、
   前記第４スイッチ素子は、Ｎチャネル型のＭＯＳＦＥＴである、
   請求項７に記載の半導体装置。
9. 前記第１ノードに接続された第４端子をさらに備える、
   請求項１乃至６のいずれか１項に記載の半導体装置。
   

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