CN112242378A - 熔断反熔丝元件的方法 - Google Patents

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Abstract

本发明公开了一种熔断反熔丝元件的方法。接收反熔丝元件，反熔丝元件包括第一导体、第二导体和设置在第一导体和第二导体之间的介电层，其中介电层具有崩溃电压。在第一时段内，施加第一电压于第一导体与第二导体之间，其中第一电压小于崩溃电压。在施加第一电压之后，在第二时段内，施加第二电压于第一导体与第二导体之间，以熔断反熔丝元件，其中第二电压大于崩溃电压。在施加电压以熔断反熔丝元件前，施加至少另一个小于介电层的崩溃电压的电压以在导体上累积电荷，对于熔断反熔丝元件是有利的，因此通过上述的方法，反熔丝元件可以具有稳定且足够低的崩溃后电阻。

Description

熔断反熔丝元件的方法
技术领域
本发明是关于一种熔断反熔丝元件的方法。
背景技术
集成电路(Integrated circuit，IC)装置通常在制造过程中完成所有的内部连接。然而，由于制造这种集成电路的制造时间长、开发成本高及制造工具成本高，用户会希望能够可以在工厂内编程或安装电路。这种电路称为可编程电路(programmablecircuits)，通常包括可编程连结物(programmable links)。可编程连结物是在制造和封装集成电路装置后，为用户于经选定的节点处崩溃或形成的导电内连物，以启动或关闭各个经选定的电子节点。
可编程连结物的其中一类是熔丝元件(fuse element)。在IC装置中，通过在选定的交叉点处熔断熔丝元件来编程电路以产生开路(open circuit)。此外，另一种类型的可编程连结物是反熔丝元件(antifuse element)，其执行与熔丝元件相反的功能。反熔丝元件起始自高电阻，被设计以形成永久的导电路径。更具体地，通过在选定的交叉点处熔断反熔丝元件对其进行编程，以在其中产生短路(short circuit)或相对低电阻的连结。然而，在传统的熔断工艺之后，反熔丝元件通常具有不稳定的崩溃后电阻(post-breakdownresistance)。鉴于上述，需要提供一种熔断反熔丝元件的新方法。
发明内容
本发明的目的在于提供一种熔断反熔丝元件的方法，其反熔丝元件可以具有稳定且足够低的崩溃后电阻。
本发明提供一种熔断反熔丝元件的方法。接收反熔丝元件，反熔丝元件包括第一导体、第二导体和设置在第一导体和第二导体之间的介电层，其中介电层具有崩溃电压。在第一时段内，施加第一电压于第一导体与第二导体之间，其中第一电压小于崩溃电压。在施加第一电压之后，在第二时段内，施加第二电压于第一导体与第二导体之间，以熔断反熔丝元件，其中第二电压大于崩溃电压。
在一些实施方式中，在第一时段内，第一电压是定值。
在一些实施方式中，在第二时段内，第二电压是定值。
在一些实施方式中，第二时段紧接在第一时段之后。
在一些实施方式中，第一时段等于第二时段。
在一些实施方式中，第一时段大于第二时段。
在一些实施方式中，在施加第一电压之后并且在施加第二电压之前，还包括在第三时段内，施加第三电压于第一导体与第二导体之间，其中第三电压介于第一电压和崩溃电压之间。
在一些实施方式中，在第三时段内，第三电压是定值。
在一些实施方式中，第一时段、第二时段和第三时段是相等的。
在一些实施方式中，第一时段大于第三时段，第三时段大于第二时段。
在一些实施方式中，第二时段等于第一时段和第三时段的总时段。
在一些实施方式中，第二时段大于第一时段和第三时段中的每一个。
在一些实施方式中，第一电压是崩溃电压的35％-45％，第三电压是崩溃电压的75％-85％，第二电压是崩溃电压的115％-125％。
在一些实施方式中，第一电压是崩溃电压的35％-45％，第三电压是崩溃电压的55％-65％，第二电压是崩溃电压的115％-125％。
在一些实施方式中，第一电压是崩溃电压的35％-45％，第三电压是崩溃电压的85％-95％，第二电压是崩溃电压的115％-125％。
在一些实施方式中，在施加第三电压之后且在施加第二电压之前，还包括在第四时段内，施加第四电压于第一导体与第二导体之间，其中第四电压介于第三电压与崩溃电压之间。
在一些实施方式中，在施加第四电压之后且在施加第二电压之前，还包括在第五时段内，施加第五电压于第一导体与第二导体之间，其中第五电压介于第四电压与崩溃电压之间。
在一些实施方式中，在施加第二电压之后，还包括在第六时段内，施加第六电压于第一导体与第二导体之间，其中第六电压大于第二电压。
应该理解的是，前述的一般性描述和下列具体说明仅仅是示例性和解释性的，并旨在提供所要求的本发明的进一步说明。
附图说明
本发明上述和其他实施例、特征及其他优点参照说明书内容并配合附图可得到更清楚的了解，其中：
图1是示意性地示出根据本发明各种实施方式的反熔丝元件的横截面图。
图2A至图7分别绘示出根据本发明的各种实施方式的电压-时间图。
图8绘示根据实施例和比较例的崩溃后电阻-电压图。
主要附图标记说明：
100-反熔丝元件，110-第一导体，120-第二导体，130-介电层，140-电压源，810、820-数据点。
具体实施方式
为了使本发明的叙述更加详尽与完备，可参照所附的附图及以下所述各种实施例，附图中相同的号码代表相同或相似的元件。
以下将以附图公开本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些公知惯用的结构与元件在附图中将以简单示意的方式绘示。
本发明提供了一种熔断反熔丝元件的方法。图1是示意性地示出根据本发明各种实施方式的反熔丝元件的横截面图。图2A绘示出根据本发明的各种实施方式的电压-时间图。
如图1所示，提供或接收一个或多个反熔丝元件100。尽管图1仅示出了单个反熔丝元件100，但是应该理解，可以在晶圆上的半导体结构中提供或形成多个反熔丝元件100。此外，可以包括或设置诸如晶体管、电容器等其他半导体装置在反熔丝元件100附近。
反熔丝元件100包括第一导体110、第二导体120和设置在第一导体110和第二导体120之间的介电层130。在一些实施方式中，第一导体110和第二导体120分别包括金属或其他合适的导电材料，例如掺杂的半导体材料。掺杂的半导体材料可以是掺杂的多晶硅。在一些实施方式中，介电层130包括二氧化硅(SiO2)、氮化硅(SiN)、氧化硅-氧氮化硅-氧化硅(ONO)或其组合。在一些实施方式中，介电层130包括闸极氧化物(gate oxide，GOX)。在一些实施方式中，介电层130的厚度为25埃(
Figure BDA0002345099330000041
)至30埃。
随后，在第一导体110和第二导体120之间依序施加两个不同的电压。请参阅图2A以详细说明。在第一时段t1内，施加第一电压V1于第一导体110和第二导体120之间。介电层130具有崩溃电压(breakdown voltage)VB。第一电压V1小于崩溃电压VB。在施加第一电压V1之后，在第一导体110和第二导体120之间施加第二电压V2，以在第二时段t2内熔断反熔丝元件100，其中第二电压V2大于崩溃电压VB。
通常，反熔丝元件100在集成电路装置和工艺的领域内被用于实现多种目的，包括编程可变电路连接，或以冗余电路元件替换有缺陷的电路元件。在向第一导体110和第二导体120施加足够的电压和电流时，介电层130会崩溃。反熔丝元件100的介电层130上的电阻编码反熔丝元件100的“导通(on)”或“断开(off)”状态。在崩溃之后，介电层130上的崩溃后电阻显著降低，表明“导通”状态。反熔丝元件100的开关状态可通过电阻测量电路来读取。
应注意，因为第一电压V1小于如图2A所示的崩溃电压VB，所以电荷将累积在第一导体110和第二导体120上而不流经介电层130，在第一时段t1内，介电层130没有崩溃。随后，将大于崩溃电压VB的第二电压V2施加在第一导体110和第二导体120之间以使介电层130崩溃，此时，先前所累积的电荷流过介电层130以协助在介电层130中形成导电路径。因此，反熔丝元件100可以具有稳定且足够低的崩溃后电阻。更具体地，崩溃后电阻几乎不随不同的测量电压而变化。此外，即使介电层130的厚度不是非常均匀，反熔丝元件100仍然可以具有稳定且足够低的崩溃后电阻。
在一些实施方式中，第一电压V1和第二电压V2由图1中所示的电压源140提供。在一些实施方式中，如图2A所示，在第一时段t1内，第一电压V1是定值。在一些实施方式中，如图2A所示，在第二时段t2内，第二电压V2是定值。在一些实施方式中，如图2A所示，第二时段t2紧接在第一时段t1之后。在一些实施方式中，如图2A所示，第一时段t1等于第二时段t2，但不限于此。
请参考图2B。图2B绘示出根据本发明的各种实施方式的电压-时间图。图2B和图2A之间的区别在于，在图2B中，第一时段t1大于第二时段t2。
请参考图3A。图3A绘示出根据本发明的各种实施方式的电压-时间图。在一些实施方式中，如图3A所示，在施加第一电压V1之后并且在施加第二电压V2之前，在第三时段t3内，在第一导体110和第二导体120之间施加第三电压V3，其中第三电压V3介于第一电压V1和崩溃电压VB之间。
在一些实施方式中，第三电压V3由图1中所示的电压源140提供。在一些实施方式中，如图3A所示，在第三时段t3内，第三电压V3是定值。在一些实施方式中，如图3A所示，第三时段t3紧接在第一时段t1之后。在一些实施方式中，如图3A所示，第二时段t2紧接在第三时段t3之后。在一些实施方式中，如图3A所示，第一时段t1、第二时段t2和第三时段t3是相等的，但不限于此。在一些实施方式中，第一电压V1是崩溃电压VB的35％-45％，第三电压V3是崩溃电压VB的75％-85％，第二电压V2是崩溃电压VB的115％-125％。
请参考图3B。图3B绘示出根据本发明的各种实施方式的电压-时间图。图3B和图3A之间的区别在于，在图3B中，第一时段t1大于第三时段t3，并且第三时段t3大于第二时段t2。
请参考图3C。图3C绘示出根据本发明的各种实施方式的电压-时间图。图3C和图3A之间的区别在于，在图3C中，第二时段t2大于第一时段t1和第三时段t3中的每一个。在一些实施方式中，如图3C所示，第二时段t2等于第一时段t1和第三时段t3的总时段。在一些实施方式中，如图3C所示，第一时段t1等于第三时段t3。
请参考图4A。图4A绘示出根据本发明的各种实施方式的电压-时间图。如图4A所示，在一些实施方式中，第一电压V1为崩溃电压VB的35％-45％，第三电压V3为崩溃电压VB的55％-65％，第二电压V2是崩溃电压VB的115％-125％。
请参考图4B。图4B绘示出根据本发明的各种实施方式的电压-时间图。如图4B所示，第一电压V1为崩溃电压VB的35％-45％，第三电压V3为崩溃电压VB的85％-95％，第二电压V2是崩溃电压VB的115％-125％。
请参考图5。图5绘示出根据本发明的各种实施方式的电压-时间图。在一些实施方式中，如图5所示，在施加第三电压V3之后并且在施加第二电压V2之前，在第四时段t4内，在第一导体110和第二导体120之间施加第四电压V4，其中第四电压V4介于第三电压V3和崩溃电压VB之间。
在一些实施方式中，第四电压V4由图1中所示的电压源140提供。在一些实施方式中，如图5所示，在第四时段t4内，第四电压V4是定值。在一些实施方式中，如图5所示，第四时段t4紧接在第三时段t3之后。在一些实施方式中，如图5所示，第二时段t2紧接在第四时段t4之后。在一些实施方式中，如图5所示，第一时段t1、第二时段t2、第三时段t3和第四时段t4是相等的，但不限于此。
请参考图6。图6绘示出根据本发明的各种实施方式的电压-时间图。在一些实施方式中，如图6所示，在施加第四电压V4之后并且在施加第二电压V2之前，在第五时段t5内，在第一导体110和第二导体120之间施加第五电压V5，其中第五电压V5介于第四电压V4和崩溃电压VB之间。
在一些实施方式中，第五电压V5由图1中所示的电压源140提供。在一些实施方式中，如图6所示，在第五时段t5内，第五电压V5是定值。在一些实施方式中，如图6所示，第五时段t5紧接在第四时段t4之后。在一些实施方式中，如图6所示，第二时段t2紧接在第五时段t5之后。在一些实施方式中，如图6所示，第一时段t1、第二时段t2、第三时段t3、第四时段t4和第五时段t5是相等的，但不限于此。
请参考图7。图7绘示出根据本发明的各种实施方式的电压-时间图。在一些实施方式中，如图7所示，在施加第二电压V2之后，在第六时段t6内，在第一导体110和第二导体120之间施加第六电压V6，其中第六电压V6大于第二电压V2。
在一些实施方式中，第六电压V6由图1中所示的电压源140提供。在一些实施方式中，如图7所示，在第六时段t6内，第六电压V6是定值。在一些实施方式中，如图7所示，第六时段t6紧接在第二时段t2之后。在一些实施方式中，如图7所示，第一时段t1、第二时段t2、第三时段t3、第四时段t4、第五时段t5和第六时段t6是是相等的，但不限于此。
请参考图2A、2B、3A、3B、3C、4A、4B和图5。在一些实施方式中，在施加第二电压V2之后，在第六时段t6(未绘于这些图中)内在第一导体110和第二导体120之间施加第六电压V6(未绘于这些图中)，其中第六电压V6大于第二电压V2。
测量崩溃后电阻
提供实施例和比较例。在实施例和比较例中，反熔丝元件100用于被熔断。反熔丝元件100包括第一导体110、第二导体120和设置在第一导体110和第二导体120之间的介电层130。介电层130是SiO2层，厚度为25埃，崩溃电压约为4.2V。在熔断反熔丝元件100之后，测量反熔丝元件100的崩溃后电阻。结果绘于图8。图8绘示根据实施例和比较例的崩溃后电阻-电压图。
在实施例中，在第一导体110和第二导体120之间施加一系列不同电压以熔断反熔丝元件100。请参阅图7以详细说明。电压V1、V3、V4、V5、V2和V6分别为1V、2V、3V、4V、5V和6V。时段t1、t3、t4、t5、t2和t6分别为5ms。在不同电压下测量反熔丝元件100的崩溃后电阻。通过上述操作熔断并测量五个反熔丝元件100。测量结果是图8中所示的数据点810。数据点810在各测量电压下几乎重叠。
另一方面，在比较例中，在3ms的时段内，在第一导体110和第二导体120之间施加6V的单一固定电压以熔断反熔丝元件100。在不同电压下测量反熔丝元件100的崩溃后电阻。通过上述操作熔断并测量三个反熔丝元件100。测量结果是图8中所示的数据点820。
请参考图8。从数据点810可以看出，实施例中的反熔丝元件100的崩溃后电阻几乎不随着不同的测量电压而变化。相反地，从数据点820可以看出，比较例中的反熔丝元件100的崩溃后电阻会随不同的测量电压变化。此外，在各测量电压下，实施例的反熔丝元件100的崩溃后电阻低于比较例的反熔丝元件100的崩溃后电阻。因此可知，实施例的反熔丝元件100具有稳定且足够低的崩溃后电阻。
鉴上述，在施加电压以在导体之间熔断包括导体和介电层的反熔丝元件之前，施加至少另一个小于介电层的崩溃电压的电压以在导体上累积电荷，对于熔断反熔丝元件是有利的，因此反熔丝元件可以具有稳定且足够低的崩溃后电阻。
尽管已经参考某些实施方式相当详细地描述了本发明，但是亦可能有其他实施方式。因此，前述权利要求的精神和范围不应限于此处包含的实施方式的描述。
对于所属技术领域的技术人员来说，显而易见的是，在不脱离本发明的范围或精神的情况下，可以对本发明的结构进行各种修改和变化。鉴于前述内容，本发明意图涵盖落入前述权利要求范围内的本发明的修改和变化。

Claims (18)

1.一种熔断反熔丝元件的方法，其特征在于，包括：
接收反熔丝元件，所述反熔丝元件包括第一导体、第二导体和设置在所述第一导体和所述第二导体之间的介电层，其中所述介电层具有崩溃电压；
在第一时段内，施加第一电压于所述第一导体与所述第二导体之间，其中所述第一电压小于所述崩溃电压；以及
在施加所述第一电压之后，在第二时段内，施加第二电压于所述第一导体与所述第二导体之间，以熔断所述反熔丝元件，其中所述第二电压大于所述崩溃电压。
2.如权利要求1所述的方法，其特征在于，在所述第一时段内，所述第一电压是定值。
3.如权利要求1所述的方法，其特征在于，在所述第二时段内，所述第二电压是定值。
4.如权利要求1所述的方法，其特征在于，所述第二时段紧接在所述第一时段之后。
5.如权利要求1所述的方法，其特征在于，所述第一时段等于所述第二时段。
6.如权利要求1所述的方法，其特征在于，所述第一时段大于所述第二时段。
7.如权利要求1所述的方法，其特征在于，在施加所述第一电压之后并且在施加所述第二电压之前，还包括在第三时段内，施加第三电压于所述第一导体与所述第二导体之间，其中所述第三电压介于所述第一电压和所述崩溃电压之间。
8.如权利要求7所述的方法，其特征在于，在所述第三时段内，所述第三电压是定值。
9.如权利要求7所述的方法，其特征在于，所述第一时段、所述第二时段和所述第三时段是相等的。
10.如权利要求7所述的方法，其特征在于，所述第一时段大于所述第三时段，所述第三时段大于所述第二时段。
11.如权利要求7所述的方法，其特征在于，所述第二时段等于所述第一时段和所述第三时段的总时段。
12.如权利要求7所述的方法，其特征在于，所述第二时段大于所述第一时段和所述第三时段中的每一个。
13.如权利要求7所述的方法，其特征在于，所述第一电压是所述崩溃电压的35％-45％，所述第三电压是所述崩溃电压的75％-85％，所述第二电压是所述崩溃电压的115％-125％。
14.如权利要求7所述的方法，其特征在于，所述第一电压是所述崩溃电压的35％-45％，所述第三电压是所述崩溃电压的55％-65％，所述第二电压是所述崩溃电压的115％-125％。
15.如权利要求7所述的方法，其特征在于，所述第一电压是所述崩溃电压的35％-45％，所述第三电压是所述崩溃电压的85％-95％，所述第二电压是所述崩溃电压的115％-125％。
16.如权利要求7所述的方法，其特征在于，在施加所述第三电压之后且在施加所述第二电压之前，还包括在第四时段内，施加第四电压于所述第一导体与所述第二导体之间，其中所述第四电压介于所述第三电压与所述崩溃电压之间。
17.如权利要求16所述的方法，其特征在于，在施加所述第四电压之后且在施加所述第二电压之前，还包括在第五时段内，施加第五电压于所述第一导体与所述第二导体之间，其中所述第五电压介于所述第四电压与所述崩溃电压之间。
18.如权利要求17所述的方法，其特征在于，在施加所述第二电压之后，还包括在第六时段内，施加第六电压于所述第一导体与所述第二导体之间，其中所述第六电压大于所述第二电压。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5801574A (en) * 1996-10-07 1998-09-01 Micron Technology, Inc. Charge sharing detection circuit for anti-fuses
KR20000050451A (ko) * 1999-01-09 2000-08-05 김영환 앤티퓨즈의 프로그래밍장치를 갖는 리페어회로
US6700151B2 (en) * 2001-10-17 2004-03-02 Kilopass Technologies, Inc. Reprogrammable non-volatile memory using a breakdown phenomena in an ultra-thin dielectric
US20100271897A1 (en) * 2009-04-28 2010-10-28 Renesas Electronics Corporation Anti-fuse memory cell and semiconductor memory device
JP2011119018A (ja) * 2011-01-13 2011-06-16 Renesas Electronics Corp 半導体装置
TWI430275B (zh) * 2008-04-16 2014-03-11 Magnachip Semiconductor Ltd 用於程式化非揮發性記憶體裝置之方法
CN103943624A (zh) * 2013-01-23 2014-07-23 索尼公司 存储元件、半导体器件和写入方法
CN106340323A (zh) * 2016-08-19 2017-01-18 中国电子科技集团公司第五十八研究所 一种适用于mtm反熔丝prom的编程方法
TW201919198A (zh) * 2017-11-02 2019-05-16 南亞科技股份有限公司 反熔絲結構

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100359855B1 (ko) * 1998-06-30 2003-01-15 주식회사 하이닉스반도체 가변전압발생기를이용한앤티퓨즈의프로그래밍회로

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5801574A (en) * 1996-10-07 1998-09-01 Micron Technology, Inc. Charge sharing detection circuit for anti-fuses
KR20000050451A (ko) * 1999-01-09 2000-08-05 김영환 앤티퓨즈의 프로그래밍장치를 갖는 리페어회로
US6700151B2 (en) * 2001-10-17 2004-03-02 Kilopass Technologies, Inc. Reprogrammable non-volatile memory using a breakdown phenomena in an ultra-thin dielectric
TWI430275B (zh) * 2008-04-16 2014-03-11 Magnachip Semiconductor Ltd 用於程式化非揮發性記憶體裝置之方法
US20100271897A1 (en) * 2009-04-28 2010-10-28 Renesas Electronics Corporation Anti-fuse memory cell and semiconductor memory device
JP2011119018A (ja) * 2011-01-13 2011-06-16 Renesas Electronics Corp 半導体装置
CN103943624A (zh) * 2013-01-23 2014-07-23 索尼公司 存储元件、半导体器件和写入方法
CN106340323A (zh) * 2016-08-19 2017-01-18 中国电子科技集团公司第五十八研究所 一种适用于mtm反熔丝prom的编程方法
TW201919198A (zh) * 2017-11-02 2019-05-16 南亞科技股份有限公司 反熔絲結構

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
张旭: "基于反熔丝技术的FPGA设计研究", 《中国优秀硕士学位论文全文数据库信息科技辑》, pages 135 - 581 *

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