CN101236956A - 用于感测集成电路互补熔丝装置中的信号的方法 - Google Patents
用于感测集成电路互补熔丝装置中的信号的方法 Download PDFInfo
- Publication number
- CN101236956A CN101236956A CN200810002046.1A CN200810002046A CN101236956A CN 101236956 A CN101236956 A CN 101236956A CN 200810002046 A CN200810002046 A CN 200810002046A CN 101236956 A CN101236956 A CN 101236956A
- Authority
- CN
- China
- Prior art keywords
- fuse
- voltage
- programming
- sensing
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
一种用于感测集成电路互补熔丝装置中的信号的方法,包括以下步骤:提供具有与反熔丝串联的熔丝的装置,该装置还包括与该熔丝和该反熔丝之间的中间节点相连的输出抽头;对该熔丝和该反熔丝进行编程;穿越该编程的熔丝和该编程的反熔丝的组合施加感测信号;以及测量该输出抽头处的输出信号。
Description
技术领域
本发明一般涉及数字电路领域,并且更具体地,涉及集成半导体电路(IC)领域。
背景技术
在包含集成电路的电子设备中,常常需要能够永久存储信息,亦即在集成电路制成后在其上形成永久连接。有多种方式实现上述信息的存储,最常见的方式是熔丝、反熔丝或包含浮栅晶体管阵列的非易失存储元件。
自最初的电路和电子电路以来,一直使用熔丝或形成可熔连接的器件用于上述目的。最初,使用它们来限制将会引起机械损害的电流的流动,但是在集成电路中一直利用它们来启用冗余元件以替换同一缺陷元件。此外,可以使用熔丝来存储诸如加密密钥的重要安全信息,或者通过使用它们调整电流通路的电阻来调整电路的速度。
典型地,熔丝包括一条细导体,通过施加某个量的电流或者通过施加激光能量对其进行编程或使其“熔断”。这种类型的熔丝的电阻变化达几个数量级,通常从几欧姆变化到几兆欧。通过使用合适的常规电子电路可以感测这些熔丝的电阻变化,并且可以将其值作为二进制数字进行存储,例如,较低电阻或电压代表′0′,而较高电阻或电压代表′1′。
在图1A的平面图中,在通过线A-A′的图1B的横截面图中以及在通过线B-B′的图1C的横截面图中所示的这种类型的熔丝器件30的一个示例是基于硅化多晶硅的断裂、凝聚或电迁移的。这种类型的熔丝包括沉积在多晶硅层18上的被氮化硅层24覆盖的硅化物层20。电触点25在位于熔丝元件27两端的一对接触区域22上与硅化物层20耦合,目的是提供熔丝和外部元件之间的电连接,用于编程和感测。图1A描述了典型形状的顶视图,并且包括熔丝元件27和接触区域22。同时示出常规感测或测量电路SC。图1B表示典型熔丝结构的侧视图,其中在匀厚的氧化物层10上沉积也是匀厚的多晶硅层18和硅化物层20。图1C说明穿越熔丝连接区域27的横截面图。一般地,在层20、22上方还提供一层毯式氮化物覆盖层24。
硅化物层20具有第一电阻,多晶硅层18具有比第一电阻大的第二电阻。在完整无缺的情况中,熔丝连接的电阻是由硅化物层20的电阻确定的。在典型应用中,当施加编程电势(电压)时,会始终经由接触区域22穿越熔丝元件27提供需要的电流和电压,硅化物层20开始不规则地“紊乱”,最终在硅化物层20的某些部分中造成电中断、断裂或破裂。因此,熔丝连接27具有由多晶硅层18的电阻确定的合成电阻(亦即,将编程的熔丝电阻增加到第二电阻)。在非编程状态中,这种类型的熔丝其电阻范围为50欧姆到150欧姆。最终的编程电阻可以达到1兆欧。典型感测电路SC(在图1A中用示意图表示)将穿越熔丝,亦即穿越该图所示的触点25,施加相当于1伏的电压。在非编程状态中,这种电压施加将导致熔丝引起多至2mA的电流,这会使感测电路记录′0′,而在编程状态中,仅会引起几微安的电流,导致记录′1′。
例如,参见发明人为Kothandaraman等的美国专利号6,624,499 B2,SYSTEM FOR PROGRAMMING FUSE STRUCTURE BY ELECTROMIGRATION OFSILICIDE ENHANCED BY CREATING TEMPERATURE GRADIENT,发布日期为2003年9月23,以及作者为Kothandaraman等的“ElectricallyProgrammable Fuse(eFuse)USing Electromigration in Silicides”,IEEE Electron Device Letters,Vol.23,No.9,September 2002,pp.523-525,这里全文引用该两篇文献作为参考。
实现这种电阻变化功能的备选或“补充”方式是借助于反熔丝,通常反熔丝是像电容一样制成的,具有用绝缘体隔开的两个金属层。在非编程状态中,反熔丝具有高电阻,因为嵌在两个导体之间的绝缘体阻止任何电流在两个导体之间流过。通过向两个金属层施加合适的“编程”电压,使得绝缘体断裂,从而在两个导体之间形成导电通路。因此,编程时反熔丝的电阻降低,通常从几百兆欧下降到几千欧姆。与熔丝类似,也可以与合适的电路一起使用反熔丝,以表示数字系统中的′0′或′1′。
图2A中的顶视图表示常规反熔丝的一个示例,图2B表示沿A-A′的对应横截面图。衬底220是由诸如硅的典型半导体材料制成的,并且通过合适的掺杂处理使其导电。在衬底220上生长或沉积一层薄的绝缘层210。绝缘层210通常为二氧化硅,其厚度为约(±10%)8nm到约40nm。在层210的顶上沉积导体200,导体200通常掺有多晶硅和硅化物。对顶部导体200进行构图,以获得图2A所示的所需形状。接着,在顶部导体(200)和底部衬底(220)上形成触点230、240。触点230、240之间的初始电阻通常很大,超过1兆欧,通常达到100兆欧。编程是通过在两个触点230、240之间施加很高的电压实现的,电压取决于绝缘体210的厚度。当然,如果合适的话触点230、240可以表示多组(多个)触点。该电压施加导致绝缘体210断裂,进而导致形成通过绝缘体210的导电细丝。这使得两个触点230、240之间的电阻下降到约1千欧。常规的感测电路将穿越反熔丝施加相当于1伏的电压。在非编程状态中,这会导致反熔丝仅仅引起最大值为微安的电流,从而使得感测电路记录′0′,而在编程状态中,反熔丝将引起1mA的电流,导致或相当于例如′1′。
实现信息的永久存储的另一种方式是使用非易失存储元件,其中使用浮栅晶体管的阈值电压的变化来永久性地存储信息。然而,这种方法需要使用大多数半导体芯片上通常不能得到的专用的昂贵的片上制作工艺。此外,浮栅晶体管工艺尚不能像其它存储和逻辑元件工艺那样可缩放或能够缩放到相同程度。因此,诸如微处理器的半导体芯片和存储芯片通常不具有通过使用浮栅晶体管得到的非易失存储器,而是依赖于熔丝或反熔丝阵列。
随着集成芯片的密度复杂性和运算速度的稳定提高,越来越需要集成大量熔丝和反熔丝,并且更快地读取或感测信息。通常,这个数字已经超过100K比特,并且每下一代的元件数目将翻番。对于传统熔丝和反熔丝,尽管在芯片上所需的面积不断下降,但是读取或感测熔丝所需的电流并没有按相同的幅度下降。据本发明人看来,这会导致以下状况,需要比较大的读取电流已经带来以下问题-不能非常快地读取元件;实际上,为实现上述读取功能专门研制了各种延迟元件,导致更大的复杂性和更低的速度。
包含熔丝和反熔丝之组合的电路也是众所周知的。例如,参见发明人为Fleur等、发布日期为1999年5月11的美国专利号5,903,041,INTEGRATED TWO-TERMINAL FUSE-ANTIFUSE AND FUSE AND INTEGRATEDTWO-TERMI NAL FUSE-ANTIFUSE STRUCTURES INCORPORATING AN AIR GAP,以及发明人为Magel等、发布日期为1995年5月2的美国专利号5,412,593,FUSE AND ANTIFUSE REPROGRAMMABLE LINK FOR INTEGRATEDCIRCUITS,本文全文引用以上专利作为参考。在专利′593的图2A-图2C中,示出熔丝反熔丝连接10,节点T1、节点T2,中心节点Tp,反熔丝16和熔丝12。在这些附图中,自顶向下表示初始状态、第一次编程后的状态和第二次编程后的状态。第一次编程穿越Tp和T1施加合适的电压,第二次编程穿越Tp和T2施加合适的电压。然而,本发明人认为,中心节点Tp是供专利′593用来对线路10进行编程的,而不是用来感测或测量Tp与T1或Tp与T2之间的信号的。
因此,本发明人认为,非常希望开发不需要大量电流来读取信息而感测IC互补熔丝装置中的电压,同时提供永久存储信息的可靠方式的方法和装置。
本发明的主要目的是,提供一种需要少量电流进行读取而感测互补熔丝装置中的信号(如,电压),同时可靠、永久地存储信息的方法。
本发明的另一个目的是,提供一种通过使用常规感测/测量电路测量集成电路互补熔丝装置中的电压或电阻的方法,但是由于在该电路中引起最小的电流,所以该电路占用的半导体衬底(如,硅)的面积更少。
本发明的另一个目的是,提供用于实现所发明的方法的装置。
发明内容
根据本发明的实施例,用于感测电信号(如,电压)的方法包括:提供包含有与反熔丝串联的熔丝的装置,该装置还包括与该熔丝和该反熔丝之间连接的中间节点相连的输出抽头;对该熔丝和该反熔丝进行编程;穿越该编程的熔丝和该编程的反熔丝的组合施加感测信号(如,合适的电压);以及测量该输出抽头处的输出信号(如,电压)。通过按任意一种顺序向熔丝的两端和反熔丝的两端施加电压,对该装置进行编程。编程的熔丝其电阻从约(±10%)100欧姆增加到约一(1)兆欧,而编程的反熔丝其电阻从约100兆欧下降到不足约一(1)千欧。
检测该装置的状态是否为编程的方法是,穿越整个装置施加通常为1伏的电压,然后测量与中间节点相连的输出抽头处的电压。该电压从非编程状态中的大电压(如,约为整个施加电压,如约1伏)变成编程状态中的小电压,如微伏。
根据本发明的方法的另一个宽泛实施例包括,测量输出抽头处的输出信号,其中输出抽头与以集成电路的方式制成的编程的熔丝和编程的反熔丝之间的节点相连。
本发明的优点是,输出电压从非编程状态中的1伏变成编程状态中的微伏,但不会引起大电流。在感测或测量步骤中,本发明的方法和装置引起例如不超过1微安的电流。从而容易集成大量这种器件(熔丝和反熔丝),提供更复杂的芯片功能。这允许同时读取大量的这种元件。
附图说明
通过连同附图一起参照以下详细说明,将更完整地理解本发明,其中附图不必是按比例绘制的,并且其中:
图1A说明制成为IC的常规熔丝或eFuse的平面图;
图1B说明沿A-A′的常规熔丝的横截面图;
图1C说明沿B-B′的常规熔丝的横截面图;
图2A说明制成为IC的常规反熔丝的平面图;
图2B说明常规反熔丝的横截面图;
图3A说明用于实行本发明之方法的器件装置(熔丝和反熔丝)的俯视图;
图3B说明非编程状态中的图3A的装置沿A-A′的横截面图;
图3C说明非编程状态中的与电压感测电路相连的图3A和图3B所示的器件装置的示意电路图;
图3D说明编程状态中的与电压感测电路相连的图3A和图3B所示的器件装置的示意电路图;
图4A说明器件装置的备选实施例的平面图;
图4B说明图4A的器件装置沿A-A′的横截面图;
图4C说明非编程状态中的与电压感测电路相连的图4A和图4B所示的器件装置的示意电路图;
图4D说明编程状态中的与电压感测电路相连的图4A和图4B所示的器件装置的示意电路图;
图5A-E说明用于制成用来实行本发明之方法的互补熔丝装置横截面按顺序的中间结构;
图6是一张表,表示根据本发明之方法在与中间节点相连的输出抽头处测量非编程和编程电压时器件的电气特性;以及
图7是一个流程图,表示根据本发明的方法的实施例。
具体实施方式
正如例如在图7的流程图中所示的那样,根据本发明的实施例,一种用于感测电信号(如电压)的方法包括:提供一个装置(如图4C),该装置包括与反熔丝380串联的熔丝370。该装置还包括一个输出抽头350,后者与熔丝和反熔丝之间连接的中间节点N2相连。然后执行以下步骤:对熔丝和反熔丝进行编程,穿越编程的熔丝和编程的反熔丝(例如,参见图4D)的组合而施加感测信号(如,合适的电压VSNS),然后测量输出抽头350处的输出信号(如电压VOUT)。通过按照任意一种次序向熔丝的两端340、350或穿越两端340、350施加合适的编程电压以及向反熔丝的两端350、360或穿越两端350、360施加合适的电压,对该装置进行编程。编程的熔丝(370,图4D)其电阻从约(±10%)100欧姆增加到约一(1)兆欧,而编程的反熔丝(380,图4D)其电阻从约100兆欧下降到不足约一(1)千欧。
检测该装置的状态是否为编程的方法是,穿越整个装置(如,穿越触点340、360)施加通常为1伏的电压VSNS,然后测量与中间节点N2相连的输出抽头350处的电压VOUT。该电压VOUT从非编程状态中的大电压(约为全外加电压,如约1伏)变成编程状态中的小电压(如微伏)。
图4A、4B、4C和4D表示并参照图4A、4B、4C和4D描述用于实行根据本发明之方法的实施例(图7)的一个互补熔丝装置。图5A-5E表示用于制造图4A和图4B所示熔丝和反熔丝结构装置(非编程)的顺序的中间结构和最终结构的侧截面示意图。
图3A、3B、3C和3D表示并且参照图3A、3B、3C和3D描述用于实行根据本发明的实施例之方法的实施例的另一个熔丝反熔丝结构装置。
利用图7的流程图中所列的步骤表示根据本发明之方法的一个实施例。正如图7所示,步骤一(1):提供熔丝和反熔丝装置,如图4A或图3A所示的装置,该装置包括与反熔丝380串联的熔丝370。在步骤2中:通过按照任意次序施加合适的一个或多个电压对熔丝370和反熔丝380进行编程。通过穿越端节点N1(或与节点N1相连的触点340)和中间节点N2(或与节点N2相连的触点350)施加合适电压VPF(如,约1伏到约3伏,图3C和图4C所示),对熔丝370进行编程。参见图3C。所述合适电压是由任何合适的电势源(未示出)施加的。通过穿越端节点N3和中间节点N2施加合适电压VPAF(例如,约2伏到约5伏),对反熔丝进行编程。诸如前面引用的美国专利5,412,593中描述的方式或工艺的任何常规方式或工艺可以完成此种电压的施加。在编程步骤2之后,熔丝370和反熔丝380的状态如图3D和4D所示。
接着,在步骤3中,穿越端节点N1、N3,施加感测电压VSNS(如,1伏),然后,在步骤4中,测量输出抽头350和地线或合适的参考电压之间的输出电压VOUT。借助于如图3D或4D所示的与N2相连的任何合适的感测电路,施加感测电压并测量电压VOUT。感测的或测量的电压VOUT=Vantifuse/Vfuse+Vantifuse。测量的电压VOUT等于穿越反熔丝测量的电压除以穿越熔丝和反熔丝测量的电压之和。
接着,在步骤5中,确定感测的电压是对应于数字″1″还是数字″0″。
电压感测电路本身是常规电路并且包括例如交叉耦合的反相器,后者把电压VOUT转换成数字值。感测电路也可以包括电势源,以便向节点N1施加感测电压VSNS(如,1伏)。作为选择,感测电压是由另一个合适的电势源(图4D)施加的。根据本发明,流过旁路或输出抽头350的电流(i)非常小,例如,约为1微安或更小。因此,该装置引起最小的电流,并且发明人认为,能够以更高的性价比制成大量熔丝反熔丝装置和感测电路。
图3A表示用于实行根据本发明之方法的熔丝反熔丝装置的俯视图并且图3B表示其侧截面图。考虑到本详细说明书以及附图,本领域的熟练技术人员容易构造本发明的带有或不带有感测电路和合适电压源的熔丝反熔丝装置。
图3A表示全部在半导体衬底330上制成的熔丝370、反熔丝380、接地触点360,其中在图3A中仅示出衬底330的一部分。例如,衬底330是体硅、SOI或其它合适衬底。
图3B是图3A的沿线段A-A′的侧截面图。
图3C是一个电路图,用示意图表示用于实行根据本发明之方法的装置。在对熔丝370和反熔丝380进行编程后(图3D),利用任何常规合适的感测或测量电路读取或感测电压VOUT。根据本发明,此类感测处理是在与图3D所示的中间节点N2相连的输出抽头350上执行的。该感测(如,测量)是相对于地线或某些其它的合适参考电压执行的。
图4A-4B表示替选熔丝反熔丝装置的不同视图,而图5表示用于制造图4A和4B的装置的结构的不同侧截面图。图4C表示编程之前的装置,而图4D表示在编程之后但增加了VSNS和感测电路的装置。
图6表示用于实行本发明之某一实施例的装置的各种电气特性。
图7是一个流程图,表示根据本发明之某一实施例的步骤1-5。
利用众所周知的IC生产工艺和工具来完成熔丝反熔丝装置4A或3A的制造,此处不再赘述。以下参照图5A-图5E来构造图4A的结构。
在图5A中,提供硅晶片或衬底330。对有源区域335的区进行构图,利用绝缘氧化物320填充剩余区域。然后使中间结构平坦化从而得到图5B所示的结构。例如,利用众所周知的各种掩模和蚀刻工艺完成构图,利用众所周知的化学机械抛光实现平坦化。
在图5C中,在整个结构上借助于氧化炉生长或借助于标准外延工艺沉积合适厚度的栅极氧化物310,其厚度通常为约8nm到约30nm。
接着,正如图5C所示,把合适厚度的多晶硅层300,通常为约500nm到约1500nm,沉积到图5B的整个结构上。然后对熔丝和反熔丝区进行构图。在图5E中,通过使用常规化学气相沉积工艺和接下来的常规平坦化步骤形成触点340、350和360(未示出)。参见美国专利5,412,593,本文全文引用该专利作为参考。
尽管为描述优选实施例的目的说明并描述了特殊实施例,但是本领域的一般技术人员可以理解,为实现同一目的而设计的各种各样的备选方案和/或等效实现可以取代所示和描述的特殊实施例,而并不背离本发明的范围。本领域的熟练技术人员容易理解,可以用各种各样的实施例来实施本发明。本申请旨在覆盖本文论述的实施例的各种修改或变更。因此,其意图是本发明仅受权利要求书及其等效物的限制。
Claims (17)
1.一种用于从熔丝装置中感测电信号的方法,包括以下步骤:
提供一种装置,该装置包括与反熔丝串联的熔丝,该装置还包括与该熔丝和该反熔丝之间的节点相连的输出抽头;
对该熔丝和该反熔丝进行编程;
穿越该编程的熔丝和该编程的反熔丝施加感测信号;以及
测量该输出抽头处的输出信号。
2.如权利要求1中要求的方法,所述施加步骤包括穿越该编程的熔丝和该编程的反熔丝的组合施加感测电压。
3.如权利要求1中要求的方法,所述测量步骤包括测量该输出抽头处相对于参考电压的输出电压。
4.如权利要求3中要求的方法,所述测量步骤包括测量该输出抽头处相对于接地电势的输出电压。
5.如权利要求1中要求的方法,所述编程步骤包括在对该反熔丝进行编程之前对该熔丝进行编程。
6.如权利要求1中要求的方法,所述编程步骤包括在对该熔丝进行编程之前对该反熔丝进行编程。
7.如权利要求1中要求的方法,所述施加感测信号的步骤包括施加约为1伏的感测电压。
8.如权利要求1中要求的方法,所述测量输出信号的步骤包括使约为1微安的电流流过与该输出抽头相连的感测电路。
9.如权利要求1中要求的方法,所述编程步骤包括把该熔丝的电阻变成约为1兆欧,并且把该反熔丝的电阻变成约为1千欧。
10.如权利要求1中要求的方法,所述测量步骤包括测量该输出抽头处约为.001伏的输出电压。
11.如权利要求1中要求的方法,所述编程步骤包括穿越该熔丝施加约为1伏到约为3伏的电压。
12.如权利要求1中要求的方法,所述编程步骤包括穿越该反熔丝施加约为2伏到约为5伏的电压。
13.一种用于测量电信号的方法,包括以下步骤:测量与编程的熔丝和编程的反熔丝之间的节点相连的输出抽头处的输出信号,该抽头、节点、熔丝和反熔丝制成为集成电路。
14.如权利要求13中要求的方法,所述测量步骤包括测量该输出抽头和参考电势之间约为.001伏的输出电压。
15.如权利要求14中要求的方法,该参考电势为接地电势。
16.一种制成为集成电路的电压测量装置,包括:
在中间节点与反熔丝串联的熔丝;以及
与所述中间节点和接地电势相连的电压测量电路。
17.如权利要求16中要求的装置,还包括与所述熔丝相连的约为1伏的电势源。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/622,614 US20080170457A1 (en) | 2007-01-12 | 2007-01-12 | Method for sensing a signal in an integrated circuit complementary fuse arrangement |
US11/622,614 | 2007-01-12 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN101236956A true CN101236956A (zh) | 2008-08-06 |
Family
ID=39617654
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN200810002046.1A Pending CN101236956A (zh) | 2007-01-12 | 2008-01-09 | 用于感测集成电路互补熔丝装置中的信号的方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20080170457A1 (zh) |
CN (1) | CN101236956A (zh) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104009039A (zh) * | 2013-02-21 | 2014-08-27 | 英飞凌科技股份有限公司 | 一次性编程器件和半导体器件 |
CN110400595A (zh) * | 2019-07-24 | 2019-11-01 | 上海华力微电子有限公司 | 一种具备修正功能的antifuse |
TWI717081B (zh) * | 2018-10-31 | 2021-01-21 | 台灣積體電路製造股份有限公司 | 中介層電路、基材上覆晶圓上覆晶片電路與利用介面電路的方法 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017028073A (ja) | 2015-07-21 | 2017-02-02 | 株式会社東芝 | 集積回路 |
GB2541961B (en) * | 2015-09-01 | 2019-05-15 | Lattice Semiconductor Corp | Multi-time programmable non-volatile memory cell |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5311053A (en) * | 1991-06-12 | 1994-05-10 | Aptix Corporation | Interconnection network |
US5341267A (en) * | 1991-09-23 | 1994-08-23 | Aptix Corporation | Structures for electrostatic discharge protection of electrical and other components |
US5200652A (en) * | 1991-11-13 | 1993-04-06 | Micron Technology, Inc. | Programmable/reprogrammable structure combining both antifuse and fuse elements |
US5321322A (en) * | 1991-11-27 | 1994-06-14 | Aptix Corporation | Programmable interconnect architecture without active devices |
US5412593A (en) * | 1994-01-12 | 1995-05-02 | Texas Instruments Incorporated | Fuse and antifuse reprogrammable link for integrated circuits |
US5903041A (en) * | 1994-06-21 | 1999-05-11 | Aptix Corporation | Integrated two-terminal fuse-antifuse and fuse and integrated two-terminal fuse-antifuse structures incorporating an air gap |
US6686768B2 (en) * | 2001-07-05 | 2004-02-03 | Alan Elbert Comer | Electrically-programmable interconnect architecture for easily-configurable stacked circuit arrangements |
KR100589742B1 (ko) * | 2001-07-31 | 2006-06-19 | 인피니언 테크놀로지스 아게 | 퓨즈 프로그램가능한 ι/ο 기구를 포함하는 반도체 회로 |
US6624499B2 (en) * | 2002-02-28 | 2003-09-23 | Infineon Technologies Ag | System for programming fuse structure by electromigration of silicide enhanced by creating temperature gradient |
US6617914B1 (en) * | 2002-03-05 | 2003-09-09 | Infineon Technologies Ag | Electrical antifuse with external capacitance |
US6661330B1 (en) * | 2002-07-23 | 2003-12-09 | Texas Instruments Incorporated | Electrical fuse for semiconductor integrated circuits |
US6944054B2 (en) * | 2003-03-28 | 2005-09-13 | Nantero, Inc. | NRAM bit selectable two-device nanotube array |
JP3732834B2 (ja) * | 2003-04-17 | 2006-01-11 | 株式会社東芝 | 入力保護回路 |
US7323761B2 (en) * | 2004-11-12 | 2008-01-29 | International Business Machines Corporation | Antifuse structure having an integrated heating element |
-
2007
- 2007-01-12 US US11/622,614 patent/US20080170457A1/en not_active Abandoned
-
2008
- 2008-01-09 CN CN200810002046.1A patent/CN101236956A/zh active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104009039A (zh) * | 2013-02-21 | 2014-08-27 | 英飞凌科技股份有限公司 | 一次性编程器件和半导体器件 |
TWI717081B (zh) * | 2018-10-31 | 2021-01-21 | 台灣積體電路製造股份有限公司 | 中介層電路、基材上覆晶圓上覆晶片電路與利用介面電路的方法 |
US11164825B2 (en) | 2018-10-31 | 2021-11-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | CoWos interposer with selectable/programmable capacitance arrays |
CN110400595A (zh) * | 2019-07-24 | 2019-11-01 | 上海华力微电子有限公司 | 一种具备修正功能的antifuse |
Also Published As
Publication number | Publication date |
---|---|
US20080170457A1 (en) | 2008-07-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN101061584B (zh) | 电可编程熔丝及其制造方法 | |
US6337507B1 (en) | Silicide agglomeration fuse device with notches to enhance programmability | |
US7153712B1 (en) | Electrically-programmable integrated circuit fuses and sensing circuits | |
EP0323078B1 (en) | Electrically-programmable low-impedance anti-fuse element | |
JP2515269B2 (ja) | 酸化物ブレ―クダウンmosヒュ―ズ及びそのメモリカ―ドへの利用 | |
KR100658243B1 (ko) | 조밀한 피치를 가진 전기 퓨즈 및 반도체 제조 방법 | |
US7732892B2 (en) | Fuse structures and integrated circuit devices | |
US20030031074A1 (en) | One-time programmable memory using fuse/anti-fuse and vertically oriented fuse unit memory cells | |
JPS62281365A (ja) | プログラマブル低インピーダンス・アンチ・ヒューズ素子 | |
US20060226509A1 (en) | Antifuse element and electrically redundant antifuse array for controlled rupture location | |
WO2003034331A1 (en) | Smart card having a memory using a ultra-thin dielectric | |
US20030189851A1 (en) | Non-volatile, multi-level memory device | |
CN101599304B (zh) | 熔断器件 | |
CN101236956A (zh) | 用于感测集成电路互补熔丝装置中的信号的方法 | |
US8178942B2 (en) | Electrically alterable circuit for use in an integrated circuit device | |
JP2008526007A (ja) | アンチフューズセル及びその製造方法 | |
US20050274966A1 (en) | Fuse and write method for fuse | |
US6088256A (en) | Integrated circuit with electrically programmable fuse resistor | |
JP2003163269A (ja) | 低電圧ヒューズ素子として使用される矩形コンタクト | |
US7109564B2 (en) | Low power fuse structure and method of making the same | |
US20070222027A1 (en) | Electronic fuse elements with constricted neck regions that support reliable fuse blowing | |
CN117976727A (zh) | 集成的熔丝器件 | |
US7110277B2 (en) | Memory cell with non-destructive one-time programming | |
US8143695B1 (en) | Contact fuse one time programmable memory | |
US20050133882A1 (en) | Integrated circuit fuse and method of fabrication |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20080806 |