JP6659427B2 - 半導体装置 - Google Patents
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Description
実施の形態1にかかる半導体装置は、高出力モータ等の大電力を必要とする負荷回路を駆動するインバータ回路で用いられるパワー素子のゲートを駆動するゲートドライバである。なお、このパワー素子は、低オン抵抗且つ高耐圧の部品であれば良く、用いられる回路はインバータ回路に限られるものではない。
実施の形態2では、電圧モニタ回路13の具体的な回路の一例について説明する。実施の形態2では、電圧モニタ回路13として、パワー素子のコレクタ端子Tcが電源配線VDD側に短絡する天絡状態を検出する非飽和保護回路(以下、DESAT(DE-SATuration)回路)を用いる。そこで、電圧モニタ回路13として、DESAT回路40を用いた実施の形態2にかかるゲートドライバのブロック図を図4に示す。
実施の形態3では、実施の形態2にかかるゲートドライバの変形例について説明する。この変形例では、パワー素子をターンオフさせる場合のプリブースト動作に加えて、パワー素子をターンオンさせる場合にもプリブースト動作を行う。そこで、実施の形態3にかかるゲートドライバのブロック図を図7に示す。
2 制御部
3 絶縁素子
4a〜4f ゲートドライバ
5a〜5f パワー素子
10 トランジスタ選択回路
111 ゲートモード設定回路
12、70 プリブースト回路
13、50 電圧モニタ回路
21、31、71、72 NOT回路
22、25、27、331〜33n、73〜75 OR回路
23、32、761〜76n AND回路
24 NOR回路
26 NAND回路
40 DESAT回路
41 ダイオード
42、51、52 抵抗
43 定電流源
44 コンデンサ
45、53 コンパレータ
60 電圧比較器
MP1〜MPn PMOSトランジスタ
MN1〜MNn NMOSトランジスタ
Claims (9)
- 第1の端子と第2の端子と制御端子を有するパワー素子のゲートに接続されるゲート配線と、
前記ゲート配線と接地配線との間に接続された複数のNMOSトランジスタと、
前記複数のNMOSトランジスタから活性化するトランジスタを選択し、選択したトランジスタに対して活性化指示信号を出力するトランジスタ選択回路と、
前記パワー素子のオンオフ状態を制御するゲート制御信号と、前記活性化指示信号と、に基づき前記トランジスタ選択回路が選択したトランジスタのオンオフ状態を制御するゲートモード設定回路と、
前記第2の端子の電圧が予め設定したターンオフ判定閾値を超えたか否かを判定する第1の電圧モニタ回路と、
前記ゲート制御信号が前記パワー素子をオフ状態にすることを示すとき、前記第1の電圧モニタ回路において、前記第2の端子の電圧が前記ターンオフ判定閾値を上回っていると判定される期間は、前記ゲートモード設定回路により前記複数のNMOSトランジスタのうち前記活性化指示信号により選択されたNMOSトランジスタを導通した状態に制御し、前記第2の端子の電圧が前記ターンオフ判定閾値以下であると判定される期間は、前記第2の端子の電圧が前記ターンオフ判定閾値を上回っている期間よりも導通した状態に制御する前記複数のNMOSトランジスタの数を多くするように前記複数のNMOSトランジスタを制御するプリブースト回路と、
を有する半導体装置。 - 前記ゲート配線と電源配線との間に接続された複数のPMOSトランジスタを更に有し、
前記トランジスタ選択回路は、
前記複数のNMOSトランジスタ及び前記複数のPMOSトランジスタから活性化するトランジスタを選択し、選択したトランジスタに対して活性化指示信号を出力する請求項1に記載の半導体装置。 - 前記第1の電圧モニタ回路は、前記パワー素子の前記第2の端子が電源配線側に短絡する天絡状態を検出する非飽和保護回路であり、
前記プリブースト回路は、前記ゲート制御信号が前記パワー素子をオン状態にすることを示すとき、前記第1の電圧モニタ回路が天絡状態を検出した場合は、前記複数のNMOSトランジスタを導通した状態に制御する請求項1に記載の半導体装置。 - 前記第1の電圧モニタ回路は、
前記パワー素子の前記第2の端子がカソード端子に接続されるダイオードと、
前記ダイオードのアノード端子に一端が接続される抵抗と、
前記抵抗の他端が反転入力端子に接続され、正転入力端子に判定閾値が入力され、前記判定閾値と前記反転入力端子の電圧との大小関係に基づき判定信号の論理レベルを切り替えるコンパレータと、
前記コンパレータの前記反転入力端子と電源配線との間に接続される定電流源と、
前記コンパレータの反転入力端子と接地配線との間に接続されるコンデンサと、
を有する請求項1に記載の半導体装置。 - 前記ゲートモード設定回路は、前記複数のNMOSトランジスタ毎に1つの出力値を出力し、
前記プリブースト回路は、
前記ゲート制御信号の反転信号と前記第1の電圧モニタ回路の出力値との論理積を演算する第1の論理積回路と、
前記複数のNMOSトランジスタ毎に設けられ、それぞれが、対応する前記ゲートモード設定回路の出力値と前記第1の論理積回路の出力値との論理和を演算する複数の第1の論理和回路と、を有する請求項1に記載の半導体装置。 - 前記ゲートモード設定回路は、前記複数のNMOSトランジスタ毎に設けられ、
前記ゲートモード設定回路は、それぞれが、
前記第1の電圧モニタ回路の出力値と前記活性化指示信号との論理和を演算する第2の論理和回路と、
前記第2の論理和回路の出力値と前記ゲート制御信号の反転信号との論理積を演算する第2の論理積回路と、
前記第1の電圧モニタ回路の出力値と前記ゲート制御信号の反転信号との反転論理和を演算する反転論理和回路と、
前記第2の論理積回路の出力値と前記反転論理和回路の出力値との論理和を演算し、前記ゲートモード設定回路の出力値として出力する第3の論理和回路と、を有する請求項5に記載の半導体装置。 - 前記第2の端子の電圧が前記ターンオフ判定閾値よりも高いターンオン判定閾値を超えたか否かを判定する第2の電圧モニタ回路と、
前記パワー素子のゲート電圧と予め電圧値が設定されたゲート電圧判定閾値との大小関係に基づき論理レベルが切り替えられるゲート電圧判定信号を出力する電圧比較器と、を更に有し、
前記ゲートモード設定回路は、前記複数のNMOSトランジスタ毎に1つの第1の出力値を出力し、かつ、前記複数のPMOSトランジスタ毎に1つの第2の出力値を出力し、
前記プリブースト回路は、
前記ゲート制御信号の反転信号と前記第1の電圧モニタ回路の出力値との論理積を演算する第1の論理積回路と、
前記複数のNMOSトランジスタ毎に設けられ、それぞれが、対応する前記ゲートモード設定回路の前記第1の出力値と前記第1の論理積回路の出力値との論理和を演算して、出力値を対応するNMOSトランジスタに与える複数の第1の論理和回路と、
前記ゲート制御信号の反転信号と前記第2の電圧モニタ回路の出力値の反転値との論理和を演算する第1の論理和回路と、
前記複数のPMOSトランジスタ毎に設けられ、それぞれが、対応する前記ゲートモード設定回路の前記第2の出力値と前記第1の論理和回路の出力値との論理積を演算して、出力値を対応するPMOSトランジスタに与える複数の第2の論理積回路と、を有する請求項2に記載の半導体装置。 - 前記プリブースト回路は、
前記ゲート電圧判定信号の反転信号と前記ゲート制御信号の反転信号との論理和を演算する第2の論理和回路と、
前記ゲート電圧判定信号の反転信号と前記第1の電圧モニタ回路の出力値との倫理和を演算する第3の論理和回路と、を更に有し、
前記ゲートモード設定回路は、前記複数のNMOSトランジスタ毎に設けられる第1の論理回路群と、前記複数のPMOSトランジスタ毎に設けられる第2の論理回路群と、を有し、
前記第1の論理回路群は、それぞれが、
前記第1の電圧モニタ回路の出力値と前記活性化指示信号との論理和を演算する第4の論理和回路と、
前記第4の論理和回路の出力値と前記ゲート制御信号の反転信号との論理積を演算する第3の論理積回路と、
前記第2の論理和回路の出力値と前記第1の電圧モニタ回路の出力値との反転論理和を演算する反転論理和回路と、
前記第3の論理積回路の出力値と前記反転論理和回路の出力値との論理和を演算し、前記第1の出力値として出力する第5の論理和回路と、を有し、
前記第2の論理回路群は、それぞれが、
前記第3の論理和回路の出力値と前記活性化指示信号との反転論理積を演算する反転論理積回路と、
前記反転論理積回路の出力値と前記ゲート制御信号の反転信号との論理和を演算して、前記第2の出力値として出力する第6の論理和回路と、を有する請求項7に記載の半導体装置。 - 前記パワー素子は、IGBT素子であって、
前記第1の端子はエミッタ端子であり、前記第2の端子はコレクタ端子であり、前記制御端子はゲート端子である請求項1に記載の半導体装置。
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