TW201803263A - 半導體裝置 - Google Patents

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TW201803263A
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小嶋勇介
横井芳彦
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瑞薩電子股份有限公司
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Abstract

本發明的課題是在以往的半導體裝置中，若不進行功率元件的臨界值電壓與閘極驅動器的電路動作的匹配，則會有難以在利用的功率元件中取得最適的閘極驅動器的動作之問題。其解決手段，若根據一實施形態，則半導體裝置是在將功率元件斷開時，監視功率元件的集極電壓，至集極電壓低於預先決定的判定臨界值為止的期間，使從功率元件的閘極進行電荷的抽拔的NMOS電晶體的數量形成比集極電壓低於判定臨界值之後更多。

Description

半導體裝置
本發明是有關半導體裝置，例如有關根據通過速率控制來控制給予功率裝置的閘極的控制訊號之半導體裝置。
使車輛等動作的馬達，為了取得大的輸出，需要大的電力。為此，驅動如此的高功率馬達的反相器(inverter)電路是使用耐高電壓及大電流的IGBT(Insulated Gate Bipolar Transistor)等的功率元件來構成。而且，此功率元件的閘極是具有大的電容的寄生電容。因此，為了使功率元件動作，而使用驅動功率元件的閘極之閘極驅動器。此閘極驅動器的一例揭示於專利文獻1。
專利文獻1記載的技術是在驅動電力用半導體元件的閘極驅動電路中，具備：定電流閘極驅動電路，其係以一定電流來將電力用半導體元件的閘極電容充電；及 定電壓閘極驅動電路，其係經由開關元件及電阻的串聯電路來並聯於定電流閘極驅動電路的輸出入端間，以一定電壓來將閘極電容充電，在驅動電力用半導體元件時，利用定電流閘極驅動電路及定電壓閘極驅動電路的雙方來將該電力用半導體元件的閘極電容充電。
[先行技術文獻] [專利文獻]
[專利文獻1]日本專利第4942861號說明書
但，將功率元件的閘極充放電時，起因於至功率元件的閘極電壓超過臨界值電壓為止所必要的充放電時間，存在功率元件的動作開始時序相對於控制訊號的上升時序或下降時序延遲的停滯時間(dead time)。為了縮短此停滯時間，需要縮短閘極電壓到達臨界值為止的時間，但就專利文獻1記載的技術而言，必須使配合每個功率元件的臨界值電壓來檢測出閘極電壓的檢測電壓最適化。為此，在專利文獻1記載的技術中，必須進行功率元件的臨界值電壓與閘極驅動器的電路動作的匹配，有難以在利用的功率元件中取得最適的閘極驅動器的動作之問 題。
其他的課題及新穎的特徵是可由本說明書的記述及附圖明確得知。
若根據一實施形態，則半導體裝置是在將功率元件斷開(turn-off)時，監視功率元件的集極電壓，至集極電壓低於預先決定的判定臨界值為止的期間，使從功率元件的閘極進行電荷的抽拔的NMOS電晶體的數量形成比集極電壓低於判定臨界值之後更多。
若根據前述一實施形態，則可提供一種不拘功率元件的臨界值電壓，對功率元件進行最適的動作之閘極驅動器。
1‧‧‧反相器電路
2‧‧‧控制部
3‧‧‧絕緣元件
4a~4f‧‧‧閘極驅動器
5a~5f‧‧‧功率元件
10‧‧‧電晶體選擇電路
111‧‧‧閘極模式設定電路
12、70‧‧‧預升壓電路
13、50‧‧‧電壓監視電路
21、31、71、72‧‧‧NOT電路
22、25、27、331~33n、73~75‧‧‧OR電路
23、32、761~76n‧‧‧AND電路
24‧‧‧NOR電路
26‧‧‧NAND電路
40‧‧‧DESAT電路
41‧‧‧二極體
42、51、52‧‧‧電阻
43‧‧‧定電流源
44‧‧‧電容器
45、53‧‧‧比較器
60‧‧‧電壓比較器
MP1~MPn‧‧‧PMOS電晶體
MN1~MNn‧‧‧NMOS電晶體
圖1是包含實施形態1的半導體裝置之反相器電路的方塊圖。
圖2是實施形態1的半導體裝置的方塊圖。
圖3是說明實施形態1的半導體裝置的動作的時序圖。
圖4是實施形態2的半導體裝置的方塊圖。
圖5是說明實施形態2的半導體裝置的通常時的動作的時序圖。
圖6是說明在實施形態2的反相器電路中發生功率元件的接電故障時的半導體裝置的動作的時序圖。
圖7是實施形態3的半導體裝置的方塊圖。
圖8是實施形態3的半導體裝置的第2電壓監視電路的方塊圖。
圖9是說明實施形態3的半導體裝置的動作的時序圖。
為了說明的明確化，以下的記載及圖面是適當省略及簡略化。並且，在各圖面中，對於同一的要素附上同一的符號，因應所需，省略重複說明。
實施形態1
實施形態1的半導體裝置是驅動在反相器電路所被使用的功率元件的閘極之閘極驅動器，該反相器電路是驅動高輸出馬達等需要大電力的負荷電路。另外，此功率元件是只要為低導通電阻且高耐壓的零件即可，所被使用的電路是不限於反相器電路。
將包含實施形態1的半導體裝置之反相器電路的方塊圖顯示於圖1。在圖1所示的方塊圖中，顯示成為反相器電路的負荷電路的馬達。此馬達是三相驅動方式 者。因此，實施形態1的反相器電路是成為3臂式的電路。
如圖1所示般，實施形態1的反相器電路1是具有控制部2、絕緣元件3b、3d、3f、閘極驅動器4a~4f、功率元件5a~5f。控制部2是輸出給功率元件5a~5f的閘極之閘極控制訊號(在以下的說明是功率裝置控制訊號)。此功率裝置控制訊號是在實施形態1的反相器電路1中為PWM(Pulse Width Modulation)訊號。又，控制部2是例如實行程式的運算電路、及儲存程式等的記憶體、類比數位變換電路．計時器等的周邊電路被搭載於1個半導體封裝內的微控制器(MCU：Micro Controller Unit)。
絕緣元件3b、3d、3f是對在與控制部2不同的電壓範圍動作的閘極驅動器4b、4d、4f傳達控制部2所輸出的功率裝置控制訊號。亦即，絕緣元件3b、3d、3f是進行功率裝置控制訊號的振幅範圍的變換。
閘極驅動器4a~4f是根據功率裝置控制訊號的邏輯位準，進行功率元件5a~5f的閘極的充放電。又，閘極驅動器4a~4f是根據功率元件5a~5f的集極電壓，控制對功率元件5a~5f的閘極之充放電速度。有關閘極驅動器4a~4f的詳細後述。
功率元件5a~5f是分別具有功率電晶體PTr及二極體D。二極體D是陽極會被連接至功率電晶體PTr的射極，陰極會被連接至功率電晶體PTr的集極。又，功 率元件5a~5f是分別具有第1端子(例如射極端子Te)、第2端子(例如集極端子Tc)、控制端子(例如閘極端子Tg)。在此，功率電晶體PTr是例如IGBT(Insulated Gate Bipolar Transistor)元件。
在反相器電路1中，功率元件5a、5b會被串聯於電源配線VDD與接地配線VSS之間，構成第1臂。功率元件5c、5d是被串聯於電源配線VDD與接地配線VSS之間，構成第2臂。功率元件5e、5f是被串聯於電源配線VDD與接地配線VSS之間，構成第3臂。
在此，實施形態1的反相器電路1是在閘極驅動器4a~4f具有特徵之一。由於閘極驅動器4a~4f是同構成，因此以下是以閘極驅動器4a為例說明有關實施形態1的閘極驅動器。在此，將實施形態1的閘極驅動器4a的方塊圖顯示於圖2中。另外，在圖2中，為了說明閘極驅動器4a內的電路與功率元件5a的連接關係，而顯示了功率元件5a。
如圖2所示般，實施形態1的閘極驅動器4a是具有複數的PMOS電晶體(在圖2是PMOS電晶體MP1~MPn，n是表示電晶體的個數的整數)，複數的NMOS電晶體(在圖2是NMOS電晶體MN1~MNn)。並且，實施形態1的閘極驅動器4a是具有電晶體選擇電路10、閘極模式設定電路111~11n、預升壓電路12、電壓監視電路13、閘極配線Wg。而且，實施形態1的閘極驅動器4a是根據被供給至內部電源配線VDDi，比反相器 電路1的電源電壓更低之不同的內部電源電壓來動作。以下，將內部電源配線VDDi稱為電源配線VDDi。
閘極配線Wg是被連接至具有射極端子Te、集極端子Tc及閘極端子Tg的功率元件5a的閘極之配線。
PMOS電晶體MP1~MPn及NMOS電晶體MN1~MNn是以1個的PMOS電晶體及1個的NMOS電晶體作為1組，按每組，PMOS電晶體及NMOS電晶體會被設成串聯於電源配線VDDi與接地配線VSS之間。例如，在圖2中，PMOS電晶體MP1及NMOS電晶體MN1會被串聯於電源配線VDDi與接地配線VSS之間。又，由別的觀點來看，PMOS電晶體MP1~MPn是被連接於閘極配線Wg與電源配線VDDi之間。NMOS電晶體MN1~MNn是被連接於閘極配線Wg與接地配線VSS之間。另外，在本實施形態中是針對PMOS電晶體的數量與NMOS電晶體的數量為相同的例子來進行說明，但PMOS電晶體的數量與NMOS電晶體的數量亦可為相異。
電晶體選擇電路10是從NMOS電晶體MN1~MNn選擇活化的電晶體，對選擇的電晶體輸出活化指示訊號SCNs1~SCNsn。活化指示訊號SCNs1~SCNsn是分別對應於NMOS電晶體MN1~MNn的1個之訊號。又，電晶體選擇電路10是從PMOS電晶體MP1~MPn選擇活化的電晶體，對選擇的電晶體輸出活化指示訊號SCPs1~SCPsn。活化指示訊號SCPs1~SCPsn是分別對應 於PMOS電晶體MP1~MPn的1個之訊號。
閘極模式設定電路111~11n是按照被連接至閘極配線Wg的PMOS電晶體及NMOS電晶體的數量而設。閘極模式設定電路111~11n是對於被連接至閘極配線Wg的PMOS電晶體及NMOS電晶體的各者輸出控制電晶體的ON/OFF狀態的閘極電壓。在此，閘極模式設定電路111~11n所輸出的閘極電壓之中，將控制NMOS電晶體的閘極電壓稱為第1輸出值，將控制PMOS電晶體的閘極電壓稱為第2輸出值。
閘極模式設定電路111~11n是分別根據控制功率元件5a的ON/OFF狀態之閘極控制訊號(例如功率裝置控制訊號)、及活化指示訊號SCNs1~SCNsn、SCPs1~SCPsn，來控制電晶體選擇電路10所選擇的電晶體的ON/OFF狀態。具體而言，閘極模式設定電路111~11n是當功率裝置控制訊號為高位準時，對於依據活化指示訊號SCPs1~SCPsn指示活化的PMOS電晶體給予低位準的閘極電壓，且對於全部的NMOS電晶體給予低位準的閘極電壓。又，閘極模式設定電路111~11n是當功率裝置控制訊號為低位準時，對於依據活化指示訊號SCNs1~SCNsn指示活化的NMOS電晶體給予高位準的閘極電壓，且對於全部的PMOS電晶體給予高位準的閘極電壓。
預升壓電路12是以能夠增多NMOS電晶體的數量之方式，控制NMOS電晶體MN1~MNn，該NMOS電晶體是在電壓監視電路13中，被判定成功率元件5a的 集極電壓Vc超過斷開判定臨界值的期間，藉由閘極模式設定電路111~11n來控制成導通NMOS電晶體MN1~MNn的狀態，且被判定成集極電壓Vc為斷開判定臨界值以下的期間，控制成比集極電壓Vc超過斷開判定臨界值的期間更導通的狀態。
電壓監視電路13是判定功率元件5a的集極電壓是否超過預先設定的斷開判定臨界值。具體而言，電壓監視電路13是從功率元件5a的集極電壓Vc比斷開判定臨界值更低的狀態，當集極電壓Vc成為斷開判定臨界值以上時，將輸出值從高位準切換成低位準。
在此，說明有關閘極模式設定電路111~11n及預升壓電路12的具體的電路。另外，由於閘極模式設定電路111~11n是實質同電路，因此在此是利用閘極模式設定電路111來說明有關閘極模式設定電路。
預升壓電路12是具有NOT電路31、第1邏輯積電路(例如AND電路32)、複數的第1邏輯和電路(例如OR電路331~33n)。NOT電路31是輸出功率裝置控制訊號的反轉訊號。AND電路32是運算功率裝置控制訊號的反轉訊號與電壓監視電路13的輸出值的邏輯積。OR電路331~33n是分別對應於NMOS電晶體MN1~MNn而設。OR電路331~33n是分別運算所對應的閘極模式設定電路的第1輸出值與AND電路32的輸出值的邏輯和，而輸出至對應的NMOS電晶體。
閘極模式設定電路111是具有NOT電路21、 第2邏輯和電路(例如OR電路22)、第2邏輯積電路(例如AND電路23)、反轉邏輯和電路(例如NOR電路24)、第3邏輯和電路(例如OR電路25)、反轉邏輯積電路(例如NAND電路26)、第4邏輯和電路(例如OR電路27)。
NOT電路21是輸出功率裝置控制訊號的反轉訊號。OR電路22是運算電壓監視電路13的輸出值與活化指示訊號SCNs1的邏輯和。AND電路23是運算功率裝置控制訊號的反轉訊號與OR電路22的輸出值的邏輯積。NOR電路24是運算功率裝置控制訊號的反轉訊號與電壓監視電路13的輸出值的反轉邏輯和。OR電路25是運算AND電路23的輸出值與NOR電路24的輸出值的邏輯和，作為閘極模式設定電路111的第1輸出值輸出。
NAND電路26是運算活化指示訊號SCPs1與電壓監視電路13的輸出值的反轉邏輯積。OR電路27是運算NAND電路26的輸出值與功率裝置控制訊號的反轉訊號的邏輯和，作為閘極模式設定電路111的第2輸出值。
接著，說明有關實施形態1的閘極驅動器的動作。在此，將說明實施形態1的閘極驅動器的動作的時序圖顯示於圖3中。另外，圖3所示的例子是電晶體選擇電路10只選擇NMOS電晶體MN1及PMOS電晶體MP1作為活化對象者。並且，在實施形態1的閘極驅動器4a中，由於在使功率元件5a斷開時的動作具有特徵之一 者，因此在圖3中顯示有關功率元件5a的斷開時的動作。
如圖3所示般，實施形態1的閘極驅動器4a是若功率裝置控制訊號從高位準切換成低位準(時序T1)，則藉由閘極模式設定電路111將至此為止成為低位準的PNOS電晶體MP1的閘極電壓Vgp1從低位準切換成高位準。藉此，PMOS電晶體MP1~MPn會全部成為OFF狀態。
並且，在時序T1，藉由在時序T1以前的期間，功率元件5a為ON，集極電壓Vc會成為比斷開判定臨界值Vt_off更低的狀態。因此，在時序T1，電壓監視電路13會輸出高位準的輸出值。藉此，在實施形態1的閘極驅動器4a中，在時序T1，閘極模式設定電路111~11n會將給NMOS電晶體MN1~MNn的閘極電壓全部設為高位準。
然後，若藉由NMOS電晶體MN1~MNn進行來自功率元件5a的閘極之電荷的抽拔，則功率元件5a會接近OFF狀態，集極電壓Vc會超過斷開判定臨界值Vt_off(時序T2)。在時序T2中，按照電壓監視電路13的輸出值從高位準切換成低位準的情形，閘極模式設定電路111~11n會將給未被指示活化的NMOS電晶體的閘極電壓從高位準切換成低位準。藉此，時序T2以後，只藉由被指示活化的NMOS電晶體MN1來進行對功率元件5a的閘極之電荷的抽拔。然後，隨著功率元件5a的閘極電 壓的降低，功率元件5a集極電壓Vc會上昇，在時序T3的斷開動作完了。
如上述說明，實施形態1的閘極驅動器是根據成為控制對象的功率元件的集極電壓，進行使驅動功率元件的閘極之NMOS電晶體的數量增加之預升壓動作。而且，實施形態1的閘極驅動器是藉由進行預升壓動作，可縮短圖3的時序T1~T2的期間的長度。亦即，實施形態1的閘極驅動器是藉由預升壓動作，可縮短功率裝置控制訊號的邏輯位準的切換時序與功率元件斷開的時序的差之停滯時間。
在此，功率元件的集極電壓Vc是根據功率電晶體PTr的活化狀態而增減。因此，功率元件的集極電壓Vc是比根據功率電晶體PTr的閘極電壓與功率電晶體PTr的臨界值電壓的關係而判斷的功率電晶體PTr的活化狀態更加正確地反應功率電晶體PTr的活化狀態者。
因此，藉由使用實施形態1的閘極驅動器，可不拘功率電晶體PTr的臨界值電壓的偏差，設定對應於功率電晶體PTr的活化狀態之預升壓動作的終了時序。亦即，若根據實施形態1的閘極驅動器，則可不拘功率電晶體PTr的臨界值電壓的偏差，將對應於功率電晶體PTr的活化狀態之預升壓動作的終了時序形成一定。而且，藉由使用實施形態1的閘極驅動器，不須對應於功率電晶體PTr的臨界值電壓的偏差之電路的調諧。
功率元件及閘極驅動器大多是藉由不同的製 造製程來製造。並且，功率元件及閘極驅動器是使用者會個別地湊齊。因此，功率元件的臨界值電壓的偏差是在與閘極驅動器的電路常數之間不具任何關係。因此，難以按照功率元件的臨界值電壓來調諧閘極驅動器的電路常數。然而，藉由使用實施形態1的閘極驅動器，因為不須此調諧，所以可削減功率元件與功率裝置的匹配所要的工程。
實施形態2
在實施形態2中，說明有關電壓監視電路13的具體的電路之一例。在實施形態2中，使用檢測出功率元件的集極端子Tc會在電源配線VDD側短路的接電故障狀態之非飽和保護電路(以下稱為DESAT(DE-SATuration)電路)作為電壓監視電路13。在此，將使用DESAT電路40作為電壓監視電路13之實施形態2的閘極驅動器的方塊圖顯示於圖4中。
如圖4所示般，DESAT電路40是具有二極體41、電阻42、定電流源43、電容器44、比較器45。
二極體41是功率元件的集極端子會被連接至陰極端子，陽極端子會被連接至電阻42的一端。電阻42是被連接至二極體42的陽極端子與比較器45的反轉輸入端子之間。比較器45是判定臨界值Vt會被輸入至正轉輸入端子，根據判定臨界值Vt與反轉輸入端子的電壓的大小關係切換輸出值(例如判定訊號)的邏輯位準。定電流源43是被連接至比較器45的反轉輸入端子與電源配線 VDDi之間。電容器44是被連接至比較器45的反轉輸入端子與接地配線VSS之間。
DESAT電路40是檢測出功率元件的集極端子成為接電故障狀態的情形。然後，DESAT電路40是在檢測出接電故障狀態時將判定訊號從高位準切換成低位準。因此，在實施形態2的閘極驅動器4a中，DESAT電路40檢測出接電故障狀態時，閘極模式設定電路111無論功率裝置控制訊號的邏輯位準，將NMOS電晶體MN1~MNn切換成ON狀態，且將PMOS電晶體MP1~MPn切換成OFF狀態。
接著，說明實施形態2的閘極驅動器的動作。在圖5中顯示說明在實施形態2的閘極驅動器中未發生接電故障的通常動作時的動作的時序圖。圖5所示的時序圖是在圖3所示的時序圖中追加了比較器45的輸入電壓的時序圖者，動作是與實施形態1的閘極驅動器相同。
如圖5所示般，在DESAT電路40中，使功率元件斷開時，功率元件的集極電壓Vc會從低的狀態慢慢地上昇。因此，在DESAT電路40中，藉由定電流源43被供給至電容器44的電流會至集極電壓Vc某程度上昇為止被抽出至功率元件的集極。然後，若集極電壓Vc某程度上昇，電容器44的充電進展，則比較器45的輸入電壓會超過判定臨界值Vt_off。在此，比較器45的輸入電壓超過判定臨界值Vt時的集極電壓Vc會成為斷開判定臨界值Vt_off。
接著，在圖6中顯示說明發生接電故障時的實施形態2的閘極驅動器的動作的時序圖。在圖6所示的例子中，顯示在功率元件為ON狀態的期間內的時序TA發生接電故障的情況。
如圖6所示般，在功率元件5為ON狀態的期間發生接電故障時(時序TA)，集極電壓Vc會上昇。因此，在DESAT電路40中，隨著此集極電壓Vc的上昇，比較器45的輸入電壓會上昇。然後，在比較器45的輸入電壓超過判定臨界值Vt的時間點(時序TB)，DESAT電路40是將判定訊號設為低位準。
藉此，在時序TB，閘極模式設定電路111~11n是將給至此設為低位準的PMOS電晶體MP1的閘極訊號從低位準切換成高位準。另外，在時序TB，閘極模式設定電路111~11n是有關給PMOS電晶體MP2~MPn的閘極訊號也切換成高位準。
並且，在時序TB，閘極模式設定電路111~11n會按照DESAT電路40的判定訊號從高位準切換成低位準的情形，將NOR電路24的輸出從低位準切換成高位準。藉此，在時序TB，給NMOS電晶體MN1~MNn的閘極電壓會從低位準切換成高位準。因此，時序TB以後，功率元件的閘極電壓會被維持於功率元件成為OFF狀態的電壓。並且，藉由功率元件5a成為OFF狀態，可防止起因於接電故障的過大電流流至功率元件5a。
由上述說明，在實施形態2的閘極驅動器 中，取代電壓監視電路13，而使用DESAT電路40。使用DESAT電路40時，藉由預升壓電路12及DESAT電路40來實現的預升壓動作，亦可與實施形態1的閘極驅動器同樣進行。
而且，在實施形態2中，藉由使用DESAT電路40作為電壓監視電路13，可自接電故障狀態保護功率元件。此DESAT電路40是與預升壓動作無關設置者，若為原本具有DESAT電路40的閘極驅動器，則藉由追加預升壓電路12，可進行與實施形態1的閘極驅動器同樣的預升壓動作。亦即，藉由使用實施形態2的閘極驅動器，可一面減少追加電路，一面進行與實施形態1同樣的預升壓動作。
實施形態3
在實施形態3中，說明有關實施形態2的閘極驅動器的變形例。在此變形例中，除了使功率元件斷開時的預升壓動作以外，在使功率元件接通(turn on)時也進行預升壓動作。在此，將實施形態3的閘極驅動器的方塊圖顯示於圖7中。
如圖7所示般，實施形態3的閘極驅動器4a是取代預升壓電路12，而具有預升壓電路70。並且，實施形態3的閘極驅動器4a是使用DESAT電路40作為第1電壓監視電路。而且，實施形態2的閘極驅動器4a是具有第2電壓監視電路(例如電壓監視電路50)及電壓 比較器60。
電壓監視電路50是判定功率元件5a的集極電壓Vc是否超過預先設定的接通判定臨界值Vt_on。具體而言，電壓監視電路50是從功率元件5a的集極電壓Vc比接通判定臨界值Vt_on更高的狀態，當集極電壓Vc成為接通判定臨界值Vt_on以下時，將輸出值從低位準切換成高位準。在此，電壓監視電路50是具有電壓比較器，輸出根據功率元件5a的集極電壓Vc與預先被設定電壓值的電壓臨界值Vt2的大小關係切換邏輯位準之集極電壓判定訊號。
在此，將電壓監視電路50的方塊圖顯示於圖8中。如圖8所示般，電壓監視電路50是具有電阻51、52、比較器53。然後，比較器53是在正轉輸入端子輸入對應於接通判定臨界值Vt_on的判定臨界值Vt2，在反轉輸入端子輸入以電阻51、52來將功率元件5a的集極電壓Vc分壓的電壓。在電壓監視電路50中，藉由電阻51、52來將集極電壓Vc分壓之下，在比較器53的動作範圍內可進行集極電壓Vc與判定臨界值Vt2的比較。另外，在實施形態1的閘極驅動器4a中，將在DESAT電路40所被使用的判定臨界值Vt稱為判定臨界值Vt1。
又，如圖7所示般，電壓比較器60是輸出根據功率元件5a的閘極電壓與預先被設定電壓值的閘極電壓判定臨界值VtH的大小關係切換邏輯位準之閘極電壓判定訊號。
預升壓電路70是具有第1邏輯積電路(例如AND電路32)、複數的第1邏輯積電路(例如OR電路331~33n)、第1邏輯積電路(例如OR電路75)、複數的第2邏輯積電路(例如AND電路761~76n)、第2轉邏輯和電路(例如OR電路73)、第3邏輯和電路(例如OR電路74)。另外，預升壓電路60是更具有NOT電路71、72。
NOT電路31是輸出功率裝置控制訊號的反轉訊號。AND電路32是運算功率裝置控制訊號的反轉訊號與DESAT電路40的輸出值的邏輯積。OR電路331~33n是按每個複數的NMOS電晶體而設，分別運算所對應的閘極模式設定電路111~11n的第1輸出值(給NMOS電晶體的閘極電壓)與AND電路32的輸出值的邏輯和，而給對應輸出值的NMOS電晶體。
OR電路75是運算閘極控制訊號的反轉訊號與前述第2電壓監視電路的輸出值的反轉值的邏輯和。AND電路761~76n是按每個複數的PMOS電晶體而設，分別運算所對應的閘極模式設定電路111~11n的第2輸出值(給PMOS電晶體的閘極電壓)與OR電路75的輸出值的邏輯積，而給對應輸出值的PMOS電晶體。
NOT電路71是輸出功率裝置控制訊號的反轉訊號。NOT電路72是輸出電壓比較器60所輸出的閘極電壓判定訊號的反轉訊號。OR電路73是運算閘極電壓判定訊號的反轉訊號與功率裝置控制訊號的反轉訊號的邏輯 和。OR電路74是運算閘極電壓判定訊號的反轉訊號與DESAT電路40的輸出值的邏輯和。
另外，實施形態3的閘極模式設定電路111~11n是具有以下那樣的電路構成。閘極模式設定電路111~11n是分別具有第1邏輯電路群及第2邏輯電路群。第1邏輯電路群是具有NOT電路21、第4邏輯和電路(例如OR電路22)、第3邏輯積電路(例如AND電路23)、反轉邏輯和電路(例如NOR電路24)、第5邏輯和電路(例如OR電路25)。第2邏輯電路群是具有反轉邏輯積電路(例如NAND電路26)、第6邏輯和電路(例如OR電路27)。
NOT電路21是輸出功率裝置控制訊號的反轉訊號。OR電路22是運算DESAT電路40的輸出值與活化指示訊號的邏輯和。AND電路23是運算功率裝置控制訊號的反轉訊號與OR電路22的輸出值的邏輯積。NOR電路24是運算預升壓電路70的OR電路73的輸出值與DESAT電路40的輸出值的反轉邏輯和。OR電路25是運算AND電路23的輸出值與NOR電路24的輸出值的邏輯和，作為閘極模式設定電路111的第1輸出值輸出。
NAND電路26是運算活化指示訊號與預升壓電路70的輸出值的反轉邏輯積。OR電路27是運算NAND電路26的輸出值與功率裝置控制訊號的反轉訊號的邏輯和，作為閘極模式設定電路111的第2輸出值輸出。
接著，說明有關實施形態3的閘極驅動器4a的動作。在此，顯示說明圖9的實施形態3的閘極驅動器4a的動作的時序圖。在圖9所示的例子中，除了功率元件5a的斷開時的閘極驅動器4a的動作以外，使功率元件5a接通時的閘極驅動器4a的動作也顯示。
如圖9所示般，實施形態3的閘極驅動器4a是使功率元件5a接通時，將功率裝置控制訊號從低位準切換成高位準(時序T11)。然後，在時序T11，藉由在時序T11以前功率元件5a關閉(OFF)，集極電壓Vc成為比接通判定臨界值Vt_on更高的狀態。因此，在時序T11，DESAT電路40及電壓監視電路50會輸出低位準的輸出值。另一方面，在時序T11，功率元件5a的閘極電壓Vg尚未上昇，成為比閘極電壓判定臨界值VtH更低的狀態。因此，在時序T11，電壓比較器60所輸出的閘極電壓判定訊號成為低位準。
藉此，在實施形態3的閘極驅動器4a中，在時序T11，閘極模式設定電路111~11n會將給NMOS電晶體MN1~MNn的閘極電壓全部設為低位準。並且，因為電壓比較器60所輸出的閘極電壓判定訊號為低位準，所以藉由預升壓電路70給PMOS電晶體MP1~MPn的閘極電壓全部形成低位準。而且，時序T11以後，閘極電壓Vg會上昇，隨著功率元件5a接近ON狀態，功率元件5a的集極電壓Vc也降低。
然後，在時序T12中，若功率元件5a的集極 電壓Vc低於接通判定臨界值Vt_on，則電壓監視電路50會將輸出值從低位準切換成高位準。藉此，閘極模式設定電路111~11n是只將給被指示活化狀態的PMOS電晶體MP1的閘極電壓設為低位準，將給其他的PMOS電晶體的閘極電壓設為高位準。藉此，時序T12以後是根據PMOS電晶體MP1之對功率元件5a的閘極的充電會被進行。
在此，說明有關接通臨界值電壓Vt_on。如圖9所示般，在實施形態3的閘極驅動器4a中，使功率元件5a接通時，功率元件的集極電壓Vc會從高的狀態慢慢地降低。隨著集極電壓Vc的降低，電壓監視電路50的比較器53的輸入電壓會降低。於是，以比較器53的輸入電壓低於判定臨界值Vt2時的集極電壓Vc能夠成為接通判定臨界值Vt_on的方式設定判定臨界值Vt2。
接著，時序T12以後，對功率元件5a的閘極之充電進展，若閘極電壓Vg低於判定臨界值Vt1，則DESAT電路40會將輸出值從低位準切換成高位準(時序T13)。
接著，時序T13以後，對功率元件5a的閘極之充電進展，若閘極電壓Vg超過閘極電壓判定臨界值VtH，則電壓比較器60會將輸出的閘極電壓判定訊號從低位準切換成高位準(時序TC)。在此，實施形態3的閘極驅動器4a是按照閘極電壓判定訊號為高位準或DESAT電路40的輸出值及電壓監視電路50的輸出值皆切換成高位準的狀態，將電晶體選擇電路10的活化指示訊號 SCPs1~SCPsn設為高位準(在圖9的例子中，閘極電壓判定訊號成為高位準的時序TC)。然後，在此時序TC，藉由將電晶體選擇電路10的活化指示訊號SCPs1~SCPsn設為高位準，給PMOS電晶體MP1~MPn的閘極電壓會成為低位準，PMOS電晶體MP1~MPn全部成為ON狀態。並且，在時序TC中，OR電路25及OR電路27的輸出值成為按照DESAT電路40的輸出值的邏輯位準的切換而變化的狀態。
然後，在時序T14，若功率裝置控制訊號從高位準切換成低位準，則根據在圖3的時序圖的時序T1~T3說明的動作，進行使功率元件5a的閘極電壓降低的斷開動作(時序T14~T18)。並且，時序T15以後，因為閘極電壓降低，所以在功率元件5a的閘極電壓低於閘極電壓判定臨界值VtH的時序TD，電壓比較器50所輸出的閘極電壓判定訊號會從高位準切換成低位準。此時序TC~TD的期間是根據DESAT電路40的動作，成為自接電故障狀態保護功率元件5a的DESAT電路動作期間。
另外，在圖9所示的時序圖中，顯示在功率元件5a的集極電壓Vc超過斷開判定臨界值Vt_off的時序T16中，DESAT電路40的輸出值從高位準切換成低位準的情形。並且，在圖9所示的時序圖中，顯示在功率元件5a的集極電壓Vc超過接通判定臨界值Vt_on的時序T17中，電壓監視電路50的輸出值從高位準切換成低位準的情形。
如上述說明，在實施形態3的閘極驅動器4a中，藉由使用電壓監視電路50、電壓比較器60及預升壓電路70，在使功率元件5a接通時也可進行根據包含未被指示活化的PMOS電晶體的電晶體之對閘極進行充電的預升壓動作。
並且，藉由使用電壓監視電路50、電壓比較器60及預升壓電路70，可只對於應使DESAT電路40動作的期間使DESAT電路40動作。藉此，可防止DESAT電路40在無意圖的期間動作而於功率元件5a的控制產生狀態不佳的誤動作。
以上，根據實施形態具體說明本發明者所研發的發明，但本發明並非限於已述的實施形態，當然亦可在不脫離其要旨的範圍中實施各種的變更。
例如，在上述實施形態說明的閘極驅動器4a等是對於IGBT以外的功率元件也可適用。

Claims (10)

  1. 一種半導體裝置，其特徵係具有：閘極配線，其係被連接至具有第1端子、第2端子及控制端子的功率元件的閘極；複數的NMOS電晶體，其係被連接至前述閘極配線與接地配線之間；電晶體選擇電路，其係從前述複數的NMOS電晶體選擇活化的電晶體，對選擇的電晶體輸出活化指示訊號；閘極模式設定電路，其係根據控制前述功率元件的ON/OFF狀態之閘極控制訊號、及前述活化指示訊號，控制前述電晶體選擇電路所選擇的電晶體的ON/OFF狀態；第1電壓監視電路，其係判定前述第2端子的電壓是否超過預先設定的斷開判定臨界值；及預升壓電路，其係以能夠增多前述複數的NMOS電晶體的數量之方式，控制前述複數的NMOS電晶體，該前述複數的NMOS電晶體，係於前述第1電壓監視電路中，被判定成前述第2端子的電壓超過前述斷開判定臨界值的期間，藉由前述閘極模式設定電路，控制成導通前述複數的NMOS電晶體的狀態，且被判定成前述第2端子的電壓為前述斷開判定臨界值以下的期間，控制成比前述第2端子的電壓超過前述斷開判定臨界值的期間更導通的狀態。
  2. 如申請專利範圍第1項之半導體裝置，其中，更具有：被連接於前述閘極配線與電源配線之間的複數的PMOS電晶體， 前述電晶體選擇電路，係從前述複數的NMOS電晶體及前述複數的PMOS電晶體選擇活化的電晶體，對選擇的電晶體輸出活化指示訊號。
  3. 如申請專利範圍第1項之半導體裝置，其中，前述第1電壓監視電路為檢測出前述功率元件的前述第2端子在電源配線側短路的接電故障狀態之非飽和保護電路。
  4. 如申請專利範圍第3項之半導體裝置，其中，前述閘極模式設定電路，係按照在前述第1電壓監視電路中被檢測出前述接電故障狀態的情形，不拘前述閘極控制訊號的邏輯位準，將前述複數的NMOS電晶體切換成ON狀態。
  5. 如申請專利範圍第1項之半導體裝置，其中，前述第1電壓監視電路係具有：二極體，其係前述功率元件的前述第2端子被連接至陰極端子；電阻，其係一端被連接至前述二極體的陽極端子；比較器，其係前述電阻的另一端被連接至反轉輸入端子，判定臨界值被輸入至正轉輸入端子，根據前述判定臨界值與前述反轉輸入端子的電壓的大小關係，切換判定訊號的邏輯位準；定電流源，其係被連接至前述比較器的前述反轉輸入端子與電源配線之間；及電容器，其係被連接至前述比較器的反轉輸入端子與接地配線之間。
  6. 如申請專利範圍第1項之半導體裝置，其中，前述閘極模式設定電路，係按每個前述複數的NMOS電晶體來輸出1個的輸出值，前述預升壓電路係具有：第1邏輯積電路，其係運算前述閘極控制訊號的反轉訊號與前述第1電壓監視電路的輸出值的邏輯積；及複數的第1邏輯和電路，其係設於每個前述複數的NMOS電晶體，分別運算對應的前述閘極模式設定電路的輸出值與前述第1邏輯積電路的輸出值的邏輯和。
  7. 如申請專利範圍第6項之半導體裝置，其中，前述閘極模式設定電路，係按每個前述複數的NMOS電晶體而設，前述閘極模式設定電路係分別具有：第2邏輯和電路，其係運算前述第1電壓監視電路的輸出值與前述活化指示訊號的邏輯和；第2邏輯積電路，其係運算前述第2邏輯和電路的輸出值與前述閘極控制訊號的反轉訊號的邏輯積；反轉邏輯和電路，其係運算前述第1電壓監視電路的輸出值與前述閘極控制訊號的反轉訊號的反轉邏輯和；及第3邏輯和電路，其係運算前述第2邏輯積電路的輸出值與前述反轉邏輯和電路的輸出值的邏輯和，作為前述閘極模式設定電路的輸出值輸出。
  8. 如申請專利範圍第2項之半導體裝置，其中，更具有： 第2電壓監視電路，其係判定前述第2端子的電壓是否超過比前述斷開判定臨界值更高的接通判定臨界值；及電壓比較器，其係輸出根據前述功率元件的閘極電壓與預先被設定電壓值的閘極電壓判定臨界值的大小關係切換邏輯位準之閘極電壓判定訊號，前述閘極模式設定電路，係按每個前述複數的NMOS電晶體來輸出1個的第1輸出值，且按每個前述複數的PMOS電晶體來輸出1個的第2輸出值，前述預升壓電路係具有：第1邏輯積電路，其係運算前述閘極控制訊號的反轉訊號與前述第1電壓監視電路的輸出值的邏輯積；複數的第1邏輯和電路，其係設於每個前述複數的NMOS電晶體，分別運算對應的前述閘極模式設定電路的前述第1輸出值與前述第1邏輯積電路的輸出值的邏輯和，給對應輸出值的NMOS電晶體；第1邏輯和電路，其係運算前述閘極控制訊號的反轉訊號與前述第2電壓監視電路的輸出值的反轉值的邏輯和；及複數的第2邏輯積電路，其係按每個前述複數的PMOS電晶體而設，分別運算對應的前述閘極模式設定電路的前述第2輸出值與前述第1邏輯和電路的輸出值的邏輯積，給對應輸出值的PMOS電晶體。
  9. 如申請專利範圍第8項之半導體裝置，其中，前述預升壓電路更具有： 第2邏輯和電路，其係運算前述閘極電壓判定訊號的反轉訊號與前述閘極控制訊號的反轉訊號的邏輯和；及第3邏輯和電路，其係運算前述閘極電壓判定訊號的反轉訊號與前述第1電壓監視電路的輸出值的邏輯和，前述閘極模式設定電路係具有：按每個前述複數的NMOS電晶體而設的第1邏輯電路群、及按每個前述複數的PMOS電晶體而設的第2邏輯電路群，前述第1邏輯電路群係分別具有：第4邏輯和電路，其係運算前述第1電壓監視電路的輸出值與前述活化指示訊號的邏輯和；第3邏輯積電路，其係運算前述第4邏輯和電路的輸出值與前述閘極控制訊號的反轉訊號的邏輯積；反轉邏輯和電路，其係運算前述第2邏輯和電路的輸出值與前述第1電壓監視電路的輸出值的反轉邏輯和；及第5邏輯和電路，其係運算前述第3邏輯積電路的輸出值與前述反轉邏輯和電路的輸出值的邏輯和，作為前述第1輸出值輸出，前述第2邏輯電路群係分別具有：反轉邏輯和電路，其係運算前述第3邏輯和電路的輸出值與前述活化指示訊號的反轉邏輯和；及第6邏輯和電路，其係運算前述反轉邏輯和電路的輸出值與前述閘極控制訊號的反轉訊號的邏輯和，作為前述第2輸出值輸出。
  10. 如申請專利範圍第1項之半導體裝置，其中，前 述功率元件為IGBT元件，前述第1端子為射極端子，前述第2端子為集極端子，前述控制端子為閘極端子。
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