FR2964749A1 - Procede et dispositif de mesure de fiabilite d'un circuit integre - Google Patents

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Abstract

Procédé et dispositif de détection d'un risque d'apparition dans un circuit intégré situé sur une puce semi-conductrice, d'un défaut résultant d'un phénomène d'électromigration, le procédé comprenant une réalisation d'au moins une structure de test résistive (3), distincte du circuit intégré, embarqué sur ladite puce et située sur au moins un niveau de métallisation du circuit intégré, et une détection dudit risque d'apparition dudit défaut effectuée au moins lors du fonctionnement du circuit intégré, et comportant une détection d'un déséquilibre de tension entre deux points de la structure de test résistive (3) électriquement alimentée.

Description

B10-2331FR 1 Procédé et dispositif de mesure de fiabilité d'un circuit intégré
L'invention concerne les circuits intégrés et plus particulièrement la détection des risques d'apparitions de défauts résultants d'un phénomène d'électromigration au sein d'un circuit intégré situé sur une puce semi-conductrice. L'électromigration est un phénomène pouvant apparaître dans les lignes métalliques des circuits intégrés et dans lequel des atomes de métal sont déplacés lors de l'application d'une très forte densité de courant. Ces déplacements sont susceptibles de provoquer des défauts tels que des ouvertures de ligne. La réduction des dimensions des lignes métalliques des circuits intégrés a pour inconvénient d'augmenter le risque d'apparition de défauts résultant de ce phénomène. Ainsi, les technologies les plus avancées ont besoin à la fois de méthodes de fabrication aptes à réduire l'apparition de défauts, et de méthodes de test pour détecter l'apparition de défauts. Des méthodes de test actuelles permettent de détecter les défauts au moyen de circuits de test dédiés. A cet égard, on applique un courant entre les deux extrémités d'une ligne métallique conjointement à une augmentation de la température pour accélérer le phénomène d'électromigration, et on détecte une rupture de la ligne métallique.
Une telle méthode de test présente des inconvénients. L'augmentation de la température en test n'est pas nécessairement représentative de la répartition de température au sein d'un circuit intégré, et notamment au sein des différentes pistes des différents niveaux de métal, lors de son fonctionnement normal. La température de test peut même atteindre des valeurs supérieures aux valeurs maximales autorisées par les transistors ce qui limite les structures possibles.
I1 y a donc peu de corrélation entre les défauts résultant d'un phénomène d' électromigration apparaissant lors des tests mentionnés précédemment et les défauts pouvant apparaître lors de l'utilisation du circuit intégré.
Aussi, un grand nombre de mesures doivent être effectuées en utilisant cette méthode, ce qui rallonge la période de test pour une technologie donnée. Selon un mode de mise en oeuvre et de réalisation, il est proposé d'améliorer la fiabilité de la détection des risques d'apparition de défaut résultant d'un phénomène d'électromigration. Selon un aspect, il est donc proposé un procédé de détection d'un risque d'apparition dans un circuit intégré situé sur une puce semi-conductrice, d'un défaut résultant d'un phénomène d'électromigration ; le procédé comprend une réalisation d'au moins une structure de test résistive, distincte du circuit intégré, embarquée sur ladite puce et située sur au moins un niveau de métallisation du circuit intégré, et une détection dudit risque d'apparition dudit défaut effectuée au moins lors du fonctionnement du circuit intégré, et comportant une détection d'un déséquilibre de tension entre deux points de la structure de test résistive. La structure de test est avantageusement électriquement alimentée lors du fonctionnement du circuit intégré. La détection d'un déséquilibre de tension peut ainsi se faire directement et automatiquement au sein de la puce. I1 est donc proposé en particulier de détecter les risques d'apparition de défaut résultant d'un phénomène d'électromigration pendant le fonctionnement d'un circuit intégré. I1 n'est donc pas nécessaire d'appliquer une alimentation externe par des bornes spécifiques pour tester la structure résistive.
L'apparition d'un défaut au sein d'une ligne métallique d'une structure de test résistive peut entraîner une hausse de la résistance de cette ligne. La hausse de la résistance peut provoquer le déséquilibre de tension.
La structure de test est avantageusement située au voisinage du circuit intégré en couplage thermique avec celui-ci. Ceci permet de tenir d'avantage compte des conditions réelles de fonctionnement du circuit intégré, notamment sa température de fonctionnement.
Par ailleurs, les caractéristiques résistives de la structure de test et/ou sa tension d'alimentation sont avantageusement choisies de façon à ce que le ou les courants la traversant soient représentatifs de certains au moins des courants circulant dans le circuit intégré. Avantageusement, le procédé comprend une réalisation de plusieurs structures de test de caractéristiques résistives différentes, toutes situées sur au moins un même niveau de métallisation du circuit intégré, et la détection comporte une détection d'au moins un déséquilibre de tension entre deux points d'au moins une de ces structures de test résistives.
De ce fait, la détection d'un risque d'apparition de défaut peut prendre en considération les différences de longueur des lignes qui peuvent composer un niveau de métallisation du niveau intégré. Le procédé peut comprendre une réalisation de plusieurs structures de test résistives respectivement situées au moins partiellement sur plusieurs niveaux différents de métallisation du circuit intégré, et la détection comporte une détection d'au moins un déséquilibre de tension entre deux points d'au moins une de ces structures de test résistives. Ainsi, il est possible de détecter les risques d'apparition de défaut dans une grande partie voire dans l'ensemble de la partie d'interconnexion (communément désignée par l'homme du métier sous la dénomination anglo-saxonne BEOL : « Back End Of Line ») du circuit intégré. La détection dudit risque d'apparition dudit défaut est effectuée en outre lors de phases de test du circuit, par exemple antérieures à la phase de fonctionnement. Selon un autre aspect, il est proposé un dispositif semi-conducteur, comprenant sur une puce semi-conductrice, un circuit intégré, au moins une structure de test résistive, distincte du circuit intégré, et située sur au moins un niveau de métallisation du circuit intégré, des moyens d'alimentation de la structure de test résistive, et des moyens de détection d'un déséquilibre de tension entre deux points de la structure de test résistive.
Avantageusement, la structure de test résistive comprend un ensemble de lignes métalliques formant un pont de Wheatstone et les moyens de détection comprennent un comparateur relié à deux points du pont de Wheatstone. Plusieurs structures de test de caractéristiques résistives différentes sont situées au moins partiellement sur plusieurs niveaux de métallisation différents du circuit intégré. En outre, plusieurs structures de test résistive sont respectivement situées au moins partiellement sur plusieurs niveaux de métallisation différents du circuit intégré.
D'autres avantages et caractéristiques de l'invention apparaîtront à l'étude de la description détaillée de modes de mise en oeuvre et de réalisation, pris à titre d'exemples non limitatifs et illustrés par les dessins annexés sur lesquels : - les figures 1 à 6 illustrent schématiquement différents modes de mise en oeuvre et de réalisation de l'invention. La figure 1 est un schéma électrique d'un mode de réalisation de l'invention, illustrant un circuit de test 1 comprenant des moyens d'alimentation 2, une structure de test résistive 3 et des moyens de détection 4 configurés pour détecter un déséquilibre de tension entre deux points de la structure résistive 3. La structure résistive 3 comprend un ensemble de quatre résistances R1, R2, R3 et R4 formant un pont de Wheatstone. Deux résistances adjacentes sont séparées par un point de connexion. Les moyens d'alimentations 2 comprennent un transistor PMOS 5 dont la source est reliée à une tension continue positive Vdd (par exemple 1.8V). Le drain de ce transistor est relié en un premier point A à la structure résistive 3. Un deuxième point B, opposé à ce premier point A, est relié à la masse GND. Les moyens 4 configurés pour détecter un déséquilibre de tension entre deux points de la structure 3 sont reliés à deux autres points C et D. Les moyens 4 configurés pour détecter un déséquilibre de tension peuvent comporter un comparateur et une sortie reliée à des moyens de contrôle du circuit intégré. Le transistor PMOS 5 est contrôlé par des moyens de commande non représentés reliés à sa grille. Le transistor PMOS 5, dans son état passant, laisse passer un courant continu à travers la structure de test résistive 3.
La valeur du courant continu est avantageusement choisie pour correspondre aux valeurs des courants qui traversent les lignes métalliques du circuit intégré. A cet égard, on ajustera la valeur du courant continu en jouant sur les valeurs des résistances Rl-R4 et/ou sur la valeur de la tension d'alimentation. Les quatre résistances R1, R2, R3 et R4 de la structure 3 comprennent chacune un ensemble de lignes métalliques non représentées sur cette figure. Avantageusement et dans une première étape, les quatre résistances R1, R2, R3 et R4 sont égales et la tension mesurée par le comparateur est nulle. L'apparition d'un défaut dans au moins l'une des quatre résistance R1, R2, R3 ou R4 peut provoquer un déséquilibre de tension. L'électromigration étant un phénomène statistique, chacune des résistances R1, R2, R3 ou R4 ne peut subir le phénomène de la même façon ce qui résulterait en une tension mesurée nulle. Sur la figure 2 est représentée de manière détaillée un exemple d'une structure de test résistive 3. Chaque résistance R1, R2, R3 ou R4 comporte un ensemble de huit lignes métalliques RM, représentées ici par leur résistance.
Les trente deux lignes métalliques RM ne peuvent pas subir le phénomène d'électromigration de la même façon. Avantageusement, pour obtenir une détection de défaut dans les lignes métalliques du circuit intégré, plusieurs structures résistives 3 sont utilisées, les lignes métalliques RM de chaque structure résistive 3 ayant des longueurs différentes et donc des caractéristiques résistives différentes. Par exemple, des structures 3 peuvent comporter des lignes métalliques RM de longueurs allant de 8µm à 2501um. Les lignes métalliques RM les plus longues présentent des résistances plus importantes et pour une même valeur de tension Vdd (avantageusement fixée à 1.8V), ces lignes longues sont traversées par une densité de courant moindre. Les lignes les plus courtes sont traversées par des densités de courant de l'ordre de 366mA/µm2 tandis que les lignes les plus longues sont traversées par des courants de l'ordre de 12mA/µm2. La figure 3 illustre, schématiquement en vue de dessus, un exemple de disposition d'une structure de test résistive 3 sur une puce semi-conductrice. La structure résistive 3 comprend des lignes métalliques situées sur deux niveaux de métallisation.
On reconnaît sur cette figure les résistances R1, R2, R3 et R4 ainsi que les lignes métalliques résistives RM qui les composent. Les liaisons métalliques correspondant aux points A, B, C et D comprennent des contacts métalliques dont les résistances sont négligeables par rapport aux résistances des lignes métalliques RM.
Les liaisons métalliques des points A, B, C et D appartiennent à un même niveau de métallisation du circuit intégré. Afin de relier les résistances RM entre elles et aux points A, B, C ou D, des lignes métalliques courtes 6 d'un deuxième niveau de métallisation sont utilisées. La longueur des lignes 6 est par exemple de l'ordre de 0.31um. Des interconnexions métalliques 7 (ou vias) sont utilisées pour connecter le premier niveau de métallisation au deuxième niveau de métallisation comprenant les lignes courtes 6. Le deuxième niveau de métallisation peut être un niveau supérieur à celui du premier niveau de métallisation. La probabilité d'apparition d'un défaut du à un phénomène d'électromigration étant supérieure au sein d'une ligne longue (par exemple une ligne métallique RM) qu'au sein d'une ligne courte (par exemple une ligne métallique courte 6), on peut ne prendre en considération que les résistances des lignes métalliques RM. La structure de test résistive 3 disposée sur deux niveaux de métallisation permet d'interposer une structure non fonctionnelle métallique autour des lignes métalliques RM de manière à homogénéiser la température de la structure de test résistive 3. Cette structure non fonctionnelle métallique peut comprendre des lignes métalliques fictives (« dummy lines » selon une dénomination anglo-saxonne bien connue de l'homme du métier).
La figure 4 illustre un autre mode de réalisation d'un circuit de test. Un circuit de test 10 utilise une structure de test comportant deux blocs de test résistifs 8a et 8b identiques, comprenant chacun quatre résistances (Rla, R2a, R3a et R4a d'une part, et Rlb, R2b, R3b et R4b d'autre part) montées en parallèle. Les blocs 8a et 8b peuvent comprendre des lignes métalliques de longueur différentes mais égales au sein d'un même bloc. Chaque bloc de test résistif 8a, 8b est relié en un premier point à la masse GND et en un deuxième point au drain d'un transistor PMOS 5a ou 5b dont la source est reliée à une source de tension continue Vdd. Le premier point de chaque bloc de test résistif 8a, 8b, relié au drain d'un transistor PMOS 5a, 5b, est par ailleurs relié aux moyens de comparaison 4. La différence de tension entre une première borne du premier bloc 8a et une deuxième borne du deuxième bloc 8b est donc mesurée. Avantageusement, lorsque le circuit de test 10 est utilisé, le transistor 5a est traversé par un courant d'une valeur supérieure à celle du courant délivré par le transistor 5b.
Ainsi, les résistances Rla, R2a, R3a et R4a sont traversées par un courant d'une valeur supérieure au courant traversant les résistances Rlb, R2b, R3b et R4b, le risque d'apparition d'un défaut résultant d'un phénomène d'électromigration y est donc plus élevé.
Le bloc 8a vieillit donc plus vite que le bloc 8b, et le comparateur peut donc détecter un déséquilibre de tension entre les deux blocs 8a et 8b de la structure. Quelle que soit la structure de test utilisée, celle-ci est avantageusement située au sein de la puce contenant le circuit intégré dans lequel on souhaite détecter le risque d'apparition de défauts liés au phénomène d'électromigration. Elle peut aussi être alimentée par exemple par la même tension d'alimentation que celle du circuit intégré ou par une tension d'alimentation issue de celle du circuit intégré. La structure de test est de préférence au voisinage du circuit intégré de façon à être en couplage thermique avec celui-ci. Un exemple de réalisation est illustré sur la figure 5. La figure 5 est une vue en coupe d'une puce semi-conductrice SC qui comporte un circuit intégré CI et par exemple le circuit de test 1. La puce SC comporte un substrat de silicium SUB. Un certain nombre de composants, par exemple des transistors 9 du circuit intégré CI, sont formés dans et sur le substrat SUB.
En outre, le circuit intégré CI comporte de façon classique une partie d'interconnexion (BEOL) entre les composants. Sur la figure 5, on a représenté les lignes métalliques 12 et des interconnexions verticales 13 de la partie d'interconnexion situées sur un niveau de métallisation Mi et un niveau de métallisation inférieur Mi-1.
Le circuit de test 1 comprend une structure de test résistive 3 qui comprend les quatre résistances R1, R2 R3 et R4, situées ici sur le niveau de métallisation Mi du circuit intégré CI. On notera que, dans le mode de réalisation de la figure 4, les blocs 8a et 8b peuvent également être disposées sur le niveau de métal Mi. Un certain nombre d'interconnexions et de lignes métalliques, non représentées ici, permettent de relier la structure 3 aux moyens de détections 4 d'un déséquilibre, qui peuvent comporter des composants tels que des transistors 19 dans le substrat SUB.
En figure 6, on a représenté plusieurs structures de test 30-32, de caractéristiques résistives différentes pouvant être disposés au sein d'un même niveau de métallisation Mi. D'autres structures de test (33), identiques ou différentes, peuvent être disposées sur d'autres niveaux de métallisation, par exemple le niveau Mj. Bien entendu, l'invention peut également être utilisée pendant la phase de test d'un circuit intégré, afin d'écarter les circuits intégrés défaillants. La période de test permet également de vérifier que toutes les structures de test résistives sont bien balancées.
D'autres tests peuvent être mis en oeuvre, faisant intervenir une variation de Vdd pour des valeurs allant par exemple de OV à 1.8V pour évaluer les pertes par effet joule. Pendant le fonctionnement du circuit intégré, les circuits de test 1 peuvent être également utilisés périodiquement avec une valeur maximale de Vdd égale à 1.8V, par exemple.

Claims (8)

  1. REVENDICATIONS1. Procédé de détection d'un risque d'apparition dans un circuit intégré (CI) situé sur une puce semi-conductrice (SC), d'un défaut résultant d'un phénomène d'électromigration, le procédé comprenant une réalisation d'au moins une structure de test résistive (3, 8a, 8b), distincte du circuit intégré (CI), embarqué sur ladite puce (SC) et située sur au moins un niveau de métallisation (Mi) du circuit intégré (CI), et une détection dudit risque d'apparition dudit défaut effectuée au moins lors du fonctionnement du circuit intégré (CI), et la détection comportant une détection d'un déséquilibre de tension entre deux points de la structure de test résistive (3, 8a, 8b).
  2. 2. Procédé selon la revendication 1, dans lequel le procédé comprend une réalisation de plusieurs structures de test (3, 8a, 8b) de caractéristiques résistives différentes, toutes situées sur au moins un même niveau de métallisation (Mi) du circuit intégré (CI), et ladite détection comporte une détection d'au moins un déséquilibre de tension entre deux points d'au moins une de ces structures de test résistives (3, 8a, 8b).
  3. 3. Procédé selon la revendication 1 ou 2, dans lequel le procédé comprend une réalisation de plusieurs structures de test résistives (3, 8a, 8b) respectivement situées au moins partiellement sur plusieurs niveaux différents de métallisation (Mi) du circuit intégré (CI), et ladite détection comporte une détection d'au moins un déséquilibre de tension entre deux points d'au moins une de ces structures de test résistives (3, 8a, 8b).
  4. 4. Procédé selon l'une des revendications 1 à 3, dans lequel ladite détection dudit risque d'apparition dudit défaut est effectuée en outre lors de phases de test du circuit intégré (CI).
  5. 5. Dispositif semi-conducteur, comprenant sur une puce semi-conductrice (SC), un circuit intégré (CI), au moins une structure de test résistive (3, 8a, 8b), distincte du circuit intégré (CI), et située sur au moins un niveau de métallisation (Mi) du circuit intégré, desmoyens d'alimentation (2) de la structure résistive de test (3, 8a, 8b), et des moyens (4) de détection d'un déséquilibre de tension entre deux points de la structure de test résistive (3, 8a, 8b).
  6. 6. Dispositif selon la revendication 5, dans lequel la structure de test résistive (3) comprend un ensemble de lignes métalliques (RM) formant un pont de Wheatstone (3) et les moyens de détection (4) comprennent un comparateur relié à deux points du pont de Wheatstone (3).
  7. 7. Dispositif selon la revendication 5 ou 6, dans lequel plusieurs structures de test (3, 8a, 8b) de caractéristiques résistives différentes sont situées au moins partiellement sur plusieurs niveaux de métallisation (Mi) différents du circuit intégré (CI).
  8. 8. Dispositif selon l'une des revendications 5 à 7, dans lequel plusieurs structures de test résistives (3, 8a, 8b) sont respectivement situées au moins partiellement sur plusieurs niveaux de métallisation (Mi) différents du circuit intégré (CI).
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