DE4336884C2

DE4336884C2 - Schaltungsanordnung

Info

Publication number: DE4336884C2
Application number: DE4336884A
Authority: DE
Inventors: Katsuhiro Suma; Masaki Tsukude; Yukinobu Adachi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-10-29
Filing date: 1993-10-28
Publication date: 1997-01-09
Anticipated expiration: 2013-10-29
Also published as: JPH06194424A; KR0136898B1; DE4336884A1; KR940010320A; JP2955156B2; US5400290A

Description

Die vorliegende Erfindung betrifft eine Schaltungsanordnung.

Mit der zunehmenden Miniaturisierung von Vorrichtungen wurden Durchbruchsspannungen dieser Vorrichtungen verringert und eine externe Versorgungsspannung, die von außerhalb der Vorrichtung angelegt wird, wird zuerst auf eine interne Versorgungsspannung abgesenkt, die niedriger als die vorerwähnte externe Versorgungs spannung ist, durch eine interne Spannungsabsenkungsschaltung, die auf dem Chip vorgesehen ist, und die Spannung wird dann an eine interne Schaltung angelegt. Ein MOS-DRAM (dynamischer Spei cher für wahlfreien Zugriff), der eine derartige interne Span nungsabsenkungsschaltung montiert aufweist, ist in IEEE JSSC, Band 23, Nr. 5, Seiten 1128-1132, Oktober 1988 beschrieben.

Die oben erwähnte interne Spannungsabsenkungsschaltung wird unter Bezug auf die Figuren beschrieben. Fig. 18 zeigt den Aufbau der herkömmlichen internen Spannungsabsenkungsschaltung.

Wie in Fig. 18 gezeigt, enthält die interne Spannungsabsenkungs schaltung eine Spannungserzeugungsschaltung (Spannungsgenerator schaltung) 10a, die eine externe Versorgungsspannung V_CC empfängt, und die eine Referenzspannung V1 ausgibt, eine Spannungserzeu gungsschaltung 10b, die die externe Versorgungsspannung V_CC emp fängt und die eine Referenzspannung V2 ausgibt, eine Referenz spannungs-Erzeugungsschaltung 10c, die die Referenzspannungen V1 und V2 empfängt und eine Referenzspannung VL erzeugt, durch Kom binieren der zwei Referenzspannungen V1 und V2, eine Stromspie gelschaltung 20, die die Referenzspannung VL sowie eine interne Versorgungsspannung IV_CC von einem Knoten N4 empfängt, einschließ lich Transistoren Q27 bis Q30 sowie einer Konstantstromquelle J1, eine Treiberschaltung 30, die einen Transistor Q35 aufweist, zum Empfangen eines Ausgabesignals der Stromspiegelschaltung 20 und zum Ausgeben der internen Versorgungsspannung IV_CC an einem Knoten N4, sowie eine Konstantstromquelle J2.

Die Referenzspannungs-Erzeugungsschaltung 10c wird unter Bezug auf die Figuren beschrieben. Fig. 19 zeigt den detaillierten Aufbau der Referenzspannungs-Erzeugungsschaltung 10c.

Wie in Fig. 19 gezeigt, umfaßt die Referenzspannungserzeugungs schaltung 10c einen Stromspiegelverstärker 11, der die aus der Spannungserzeugungsschaltung 10a ausgegebene Referenzspannung V1 empfängt, und der p-Kanal MOS-Transistoren Q61 und Q62 aufweist, n-Kanal MOS-Transistoren Q63 und Q64 sowie eine Konstantstrom quelle J3, einen Stromspiegelverstärker 12, der die aus der Span nungserzeugungsschaltung 10b ausgegebene Referenzspannung V2 em fängt und p-Kanal MOS-Transistoren Q65 und Q66 aufweist, n-Kanal MOS-Transistoren Q67 und Q68 sowie eine Konstantstromquelle J4, und eine Ausgabestufe 13, die Ausgabesignale der Stromspiegelver stärker 11 und 12 empfängt und die Referenzspannung VL ausgibt, und p-Kanal MOS-Transistoren Q69 und Q70 sowie Widerstände R3 und R4 aufweist.

Fig. 20 ist eine Grafik mit dem Zusammenhang der Referenzspan nungen V1, V2, VL und der externen Versorgungsspannung V_CC der Referenzspannungserzeugungsschaltung 10c, die wie oben beschrie ben aufgebaut ist. Wie aus Fig. 20 zu sehen ist, erzeugt die Referenzspannungserzeugungsschaltung 10c eine Referenzspannung VL, die eine Kombination der Referenzspannungen V1 und V2 ist.

Der Betrieb der internen Spannungsabsenkungsschaltung mit dem obigen Aufbau wird beschrieben. Wenn die interne Versorgungsspan nung IV_CC, die aus dem Knoten N4 ausgegeben wird, höher als die Referenzspannung VL wird, die aus der Referenzspannungserzeu gungsschaltung 10c ausgegeben wird, wird der Betrag des Stroms, der durch den Transistor Q29 fließt, größer als der Strombetrag (Strommenge), die durch den Transistor Q30 fließt. Zu diesem Zeitpunkt steigt ein Potential an einem Knoten N5, so daß der Transistor Q35 gerade leitend oder nichtleitend wird. Als Ergeb nis wird die Stromversorgung aus der externen Versorgungsspannung an den Knoten N4 verringert oder gestoppt, so daß die interne Versorgungsspannung IV_CC auf die Referenzspannung VL absinkt.

Wenn andererseits die interne Versorgungsspannung IV_CC niedriger als die Referenzspannung VL wird, wird der Strombetrag, der durch den Transistor Q29 fließt, kleiner als der Strombetrag, der durch den Transistor Q30 fließt. Zu diesem Zeitpunkt sinkt das Potenti al am Knoten N5 ab, so daß der Transistor Q35 leitend wird. Als Ergebnis wird ein hinreichender Strom aus der externen Versor gungsspannung (Versorgungsspannungsanschluß) V_CC an den Knoten N4 geleitet, so daß die interne Versorgungsspannung IV_CC zur Refe renzspannung VL ansteigt.

Fig. 21 zeigt eine Abhängigkeit der Referenzspannung VL und der internen Versorgungsspannung IV_CC von der externen Versorgungsspan nung V_CC. Wie in Fig. 21 gezeigt, steigt die interne Versorgungs spannung IV_CC linear an, bis die externe Versogungsspannung V_CC 4V erreicht. Während die externe Versorgungsspannung V_CC innerhalb des Bereiches von 4 bis 7V liegt, steht die interne Versorgungsspan nung IV_CC konstant auf 4V. Wenn die externe Versorgungsspannung V_CC 7V übersteigt, steigt die interne Versorgungsspannung IV_CC linear an.

Wenn bei einer Halbleitervorrichtung mit einer derartigen Span nungsabsenkungsschaltung wie beschrieben ein Transistor-Parame ter, ein Flächenwiderstand von Widerstandsmaterial oder derglei chen sich ändert, ändert sich unvermeidbar die Charakteristik der internen Versorgungsspannung IV_CC bezüglich der externen Versor gungsspannung V_CC, wie in Fig. 21 gezeigt. Wenn daher ein Ein brenntest (burn-in), also ein Beschleunigungstest unter (erhöh ter) Spannung von Halbleitervorrichtungen mit verschiedenen Cha rakteristiken durchgeführt werden soll, variiert die Beschleuni gungsspannung von Vorrichtung zu Vorrichtung, selbst wenn eine konstante externe Versorgungsspannung V_CC angelegt wird, in dem Maße, wie die interne Versorgungsspannung IV_CC verschieden ist. Bei der herkömmlichen Standard-Halbleitervorrichtung, wie einem DRAM, wird die interne Versorgungsspannung IV_CC nicht an einen externen Pin angelegt, und daher ist es unmöglich, die interne Versorgungsspannung IV_CC zu überwachen, um die Beschleunigungs spannung einzustellen. Folglich wurde bei denjenigen Halbleiter vorrichtungen, an die eine hohe Beschleunigungsspannung angelegt wurde, deren Charakteristik nachteilig verschlechtert, während diejenigen Vorrichtungen, an welche eine niedrige Beschleuni gungsspannung angelegt wird, nicht sauber gemessen (getestet) werden können.

Zusätzlich ist es unmöglich, wenn durch den Einbrenntest oder andere Tests defekte Vorrichtungen analysiert werden sollen, die Spannungen von internen Versorgungsleitungen und Signalleitungen zu überwachen, wenn die defekten Vorrichtungen bereits im einge schmolzenen Zustand (Packungszustand) sind, wodurch eine adäquate Defektanalyse verhindert wird.

Aufgabe der Erfindung ist es daher, eine Schaltungsanordnung für eine Halbleitervorrichtung zu schaffen, wobei der Eigenschaftstest der Halbleitervorrichtung genau durchgeführt werden kann. Dabei soll eine Spannung auf internen Versorgungsleitungen und internen Signalleitungen überwacht werden können, und insbesonde re soll die Eingabe einer Spannung, die höher als die normale Eingabespannung ist, akkurat erkannt werden können.

Die Aufgabe wird durch die Schaltungsanordnung nach Patent anspruch 1 gelöst.

Vorteilhafte Weiterbildung sind in den Unteransprüchen beschrie ben.

Gemäß der Schaltungsanordnung nach Anspruch 1 kann das Potential des vorgegebenen internen Knotens zum externen Anschluß ausgegeben werden, wodurch ein genauer Eigen schaftentest der Halbleitervorrichtung (Test-Charakteristiken) möglich wird.

Selbst wenn die zweite Spannung fluktuiert und die dritte Span nung sich ändert, kann die zweite oder die vierte Spannung durch die Einrichtschaltung angepaßt werden, und daher kann die erste Spannung genau erkannt werden.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigen

Fig. 1 ein Blockschaltbild mit dem Aufbau eines Überwa chungsbereichs der Schaltungsanordnung gemäß einer ersten Ausführungsform;

Fig. 2 ein Schemadiagramm mit dem Aufbau des ersten Bei spiels einer Hochspannungs-Erkennungsschaltung ge mäß Fig. 1;

Fig. 3 ein Schemadiagramm mit dem Aufbau des ersten Bei spiels eines Ausgabepuffers gemäß Fig. 1;

Fig. 4 ein Zeitablaufdiagramm (Timing-Diagramm) mit einem gesetzten Kennzeichnungsmodus-Timing einer in Fig. 1 gezeigten Zustandserkennungsschaltung (Sta tuserkennungsschaltung);

Fig. 5 ein Timingdiagramm mit einem Kennzeichnungsmodus- Reset-Timing der in Fig. 1 gezeigten Statuserken nungsschaltung;

Fig. 6 ein Zeitablaufdiagramm mit einem ersten internen Spannungsüberwachungstiming der in Fig. 1 gezeig ten Statuserkennungsschaltung;

Fig. 7 ein Zeitablaufdiagramm mit einem zweiten internen Spannungsüberwachungstiming der Statuserkennungs schaltung gemäß Fig. 1;

Fig. 8 ein Schemaschaubild mit einem zweiten Beispiel der Hochspannungs-Erkennungsschaltung gemäß Fig. 1;

Fig. 9 ein Schemadiagramm mit dem Aufbau eines zweiten Beispiels des in Fig. 1 gezeigten Ausgabepuffers;

Fig. 10 ein Blockschaltbild mit dem Aufbau eines Überwa chungsbereichs der Schaltungsanordnung gemäß einer dritten Ausführungsform;

Fig. 11 ein Zeitablaufdiagramm mit dem Kennzeichnungsmo dus-Setz-Timing der in Fig. 10 gezeigten Status erkennungsschaltung;

Fig. 12 ein Zeitablaufdiagramm mit dem Kennzeichnungsmo dus-Reset-Timing der Statuserkennungsschaltung gemäß Fig. 10;

Fig. 13 ein Blockschaltbild mit dem Aufbau des Überwa chungsbereichs der Schaltungsanordnung gemäß einer vierten Ausführungsform;

Fig. 14 ein Schemadiagramm mit dem Aufbau eines Ausgabe puffers zum Überwachen einer negativen Spannung;

Fig. 15 ein Blockschaltbild mit dem Aufbau des Überwa chungsbereichs der Schaltungsanordnung gemäß der fünften Ausführungsform;

Fig. 16 ein Zeitablaufdiagramm mit einem Funktions-Setz- Timing der Statuserkennungsschaltung gemäß Fig. 15;

Fig. 17 ein Zeitablaufdiagramm mit einem internen Span nungsüberwachungstiming der in Fig. 15 gezeigten Statuserkennungsschaltung;

Fig. 18 den Aufbau einer bekannten internen Spannungsab senkungsschaltung;

Fig. 19 ein Schemaschaubild mit dem Aufbau einer Referenz spannungserzeugungsschaltung auf Fig. 18;

Fig. 20 die Abhängigkeit der Referenzspannung von der ex ternen Versorgungsspannung bei der in Fig. 18 gezeigten internen Spannungsabsenkungsschaltung;

Fig. 21 Eigenschaften (Charakteristiken) der internen Ver sorgungsspannung bei der in Fig. 18 gezeigten internen Spannungsabsenkungsschaltung;

Fig. 22 den Aufbau einer ersten in Fig. 1 gezeigten Ti ming-Erkennungsschaltung;

Fig. 23 den Aufbau eines ersten Beispiels einer in Fig. 1 gezeigten zweiten Timing-Erkennungsschaltung;

Fig. 24 den Aufbau eines zweiten Beispiels einer in Fig. 1 gezeigten zweiten Timing-Erkennungsschaltung;

Fig. 25 den Aufbau einer dritten Timing-Erkennungsschal tung gemäß Fig. 10;

Fig. 26 ein Schemadiagramm mit dem Aufbau einer in Fig. 15 gezeigten Funktionssetzschaltung;

Fig. 27 ein Schemadiagramm mit dem Aufbau einer in Fig. 15 gezeigten Ausgabepuffer-Auswahlschaltung;

Fig. 28 ein Blockschaltbild mit dem Aufbau der Schaltungsanordnung gemäß der ersten Ausführungsform;

Fig. 29 ein Blockschaltbild mit dem Aufbau der Schaltungsanordnung gemäß einer zweiten Ausführungsform;

Fig. 30 ein Blockschaltbild mit dem Aufbau eines Einbrenn- Testapparats;

Fig. 31 ein Blockschaltbild mit dem Aufbau eines Überwa chungsbereichs der Schaltungsanordnung gemäß der sechsten Ausführungsform;

Fig. 32 ein Schemadiagramm mit dem Aufbau einer Spezialmo dus-Setzsignal-Erzeugungsschaltung; wie in Fig. 31 gezeigt;

Fig. 33 ein Zeitablaufdiagramm mit dem Betrieb der Spe zialmodus-Setzsignal-Erzeugungsschaltung gemäß Fig. 32;

Fig. 34 den Aufbau eines ersten Beispiels der in Fig. 31 gezeigten Hochspannungs-Erkennungsschaltung;

Fig. 35 ein Schemadiagramm mit dem Aufbau der in Fig. 34 gezeigten Erzeugungsschaltung für eine erhöhte Spannung;

Fig. 36 ein Zeitablaufdiagramm mit dem Betrieb der in Fig. 35 gezeigten Erzeugungsschaltung für die er höhte Spannung;

Fig. 37 ein Zeitablaufdiagramm mit dem Betrieb der in Fig. 34 gezeigten Erzeugungsschaltung für die er höhte Spannung; und

Fig. 38 den Aufbau eines zweiten Beispiels der in Fig. 31 gezeigten Erkennungsschaltung für erhöhte Span nung.

Die Schaltungsanordnung wird im Folgenden auch mit dem allgemeinen Begriff Halbleitervorrichtung bezeichnet.

Eine Halbleitervorrichtung gemäß der ersten Ausführungsform wird nachfolgend unter Bezug auf die Figuren beschrieben.

Fig. 28 zeigt den Aufbau der Halbleitervorrichtung gemäß der ersten Ausführungsform. In Fig. 28 wird ein in CMOS realisierter DRAM mit 1-Bitstruktur als ein Beispiel der Halbleitervorrichtung gezeigt. Die vorliegende Erfindung ist nicht auf einen solchen DRAM beschränkt, sondern kann auf beliebige Halbleitervorrichtun gen angewendet werden, die einem vorgegebenen Charakteristiktest ausgesetzt werden.

Wie in Fig. 28 gezeigt, umfaßt die Halbleitervorrichtung eine Statuserkennungsschaltung 1, eine Takterzeugungsschaltung 51, ein Gatter 52, einen Zeilen- und Spaltenadreßpuffer 53, einen Zeilen dekoder 54, einen Spaltendekoder 55, eine Lese-Refresh-Verstär ker und Eingabe-/Ausgabe-Steuerschaltung 56, ein Speicherzellen feld 57, einen Eingabepuffer 58, einen Ausgabepuffer 59 sowie eine interne Spannungsabsenkungsschaltung 60. Die Halbleitervor richtung führt einen vorbestimmten Betrieb als Reaktion auf ein Spaltenadreßpulssignal /CAS (′′/′′ bedeutet ein invertiertes Si gnal), ein Zeilenadreßpulssignal /RAS und ein Schreibaktivie rungssignal /WE aus, zum Speichern von Daten in einer vorgegebe nen Speicherzelle des Speicherzellenfeldes 57, die den Zeilen- und Spaltenadressen entspricht, durch Adreßsignale A0-A11 bzw. zum Lesen von gespeicherten Daten. Die zu speichernden Daten wer den über den Eingabepuffer 58 zum Speicherzellenfeld 57 übertra gen, während Lesedaten über den Ausgabepuffer 59 ausgegeben wer den. Der oben beschriebene Betrieb entspricht dem eines bekannten DRAM.

Die interne Spannungsabsenkungsschaltung 60 weist denselben Auf bau wie die in Fig. 18 gezeigte interne Spannungsabsenkungs schaltung auf, und sie legt die abgesenkte interne Versorgungs spannung IV_CC an einen vorgegebenen Schaltungsblock an.

Ein Überwachungsbereich (Statuserkennungsschaltung 1 und ein Teil des Ausgabepuffers 59), die der Hauptbereich der vorliegenden Erfindung sind, werden im Detail unter Bezug auf die Figuren be schrieben. Fig. 1 ist ein Blockschaltbild mit dem Aufbau des Überwachungsbereichs der Halbleitervorrichtung gemäß der ersten Ausführungsform. In Fig. 1 stellt der Ausgabepuffer 2 nur diese Bereiche des Ausgabepuffers 59 aus Fig. 28 dar, die sich direkt auf die Erfindung beziehen.

Wie in Fig. 1 gezeigt, umfaßt der Überwachungsbereich der Halb leitervorrichtung eine Statuserkennungsschaltung 1 zum Erkennen des Status des externen Steuersignals, das über einen externen Anschluß (pin) eingegeben wird, und zum Ausgeben eines Ausgabe puffer-Aktivierungssignals IVE entsprechend des Status des exter nen Steuersignals, sowie einen Ausgabepuffer 2, der auf das Aus gabepuffer-Aktivierungssignal IVE reagiert, zum Bereitstellen der internen Versorgungsspannung IV_CC, die durch Absenken der externen Versorgungsspannung V_CC durch die interne Spannungsabsenkungs schaltung 60 erhalten wird, an den externen Pin. Die Status-Er kennungsschaltung 1 enthält eine Signaturmodussignal-Erzeugungs schaltung 11 (Kennzeichnungsmodussignal-Erzeugungsschaltung) so wie eine zweite Timing-Erkennungsschaltung 12. Die Kennzeich nungsmodussignal-Erzeugungsschaltung 11 umfaßt eine erste Timing- Erkennungsschaltung 112 sowie eine Hochspannungs-Erkennungsschal tung 111.

An die erste und die zweite Timing-Erkennungsschaltung 112 bzw. 12 werden vorgegebene externe Steuersignale angelegt. Hier werden ein Zeilenadreßpulssignal /RAS, ein Spaltenadreßpulssignal /CAS sowie ein Schreibaktivierungssignal /WE beispielsweise eingege ben, unter der Annahme, daß die Vorrichtung ein DRAM ist. An die Hochspannungs-Erkennungsschaltung 111 wird ein Signal mit einer hohen Spannung V, die höher als der normale "H" (Hochpotential- Pegel) ist eingegeben. Da die Vorrichtung hier ein DRAM ist, wird ein Adreßsignal Ai über einen externen Anschluß (Pin) PAi einge geben, der einer der Adreßeingabeanschlüsse ist, und der als Ein gabeanschluß (Eingabe-Pin) benutzt wird. Die Hochspannungs-Erken nungsschaltung 111 gibt, wenn sie das Adreßsignal Ai auf hoher Spannung V erkennt, ein Hochspannungs-Erkennungssignal SHV an die erste Timing-Erkennungsschaltung 112 aus.

Die erste Timing-Erkennungsschaltung 112 erzeugt ein Kennzeich nungsmodussignal SIGE, das das Setzen in einen Modus zum Überwa chen der interne Versorgungsspannung IV_CC anzeigt, für die zweite Timing-Erkennungsschaltung 12, wenn das Zeilenadreßpulssignal /RAS, das Spaltenadreßsignal /CAS, das Schreibaktivierungssignal /WE und das Hochspannungs-Erkennungssignal SHV eine vorgegebene Timing-Bedingung (Zeitabfolgebedingung) erfüllen. Die zweite Ti ming-Erkennungsschaltung 12 wird als Reaktion auf das Kennzeich nungsmodussignal SIGE aktiviert. Das aktivierte zweite Timing- Erkennungssignal 12 erzeugt ein Ausgabepuffer-Aktivierungssignal IVE für den Ausgabepuffer 2 zum Aktivieren des Ausgabepuffers 2, als Reaktion auf die Timing-Bedingung des Zeilenadreßpulssignals /RAS, des Spaltenadreßpulssignals /CAS und des Schreibaktivie rungssignals /WE.

Die Hochspannungs-Erkennungsschaltung 111 wird im Detail unter Bezug auf die Figuren beschrieben. Fig. 2 ist ein Schemaschalt bild mit dem Aufbau des ersten Beispiels einer Hochspannungs-Er kennungsschaltung 111. Wie in Fig. 2 gezeigt, umfaßt die Hoch spannungs-Erkennungsschaltung 111 n-Kanal MOS-Transistoren Q11 bis Q1n und Q4. Drain und Gate des Transistors Q11 sind mit einem externen Anschluß-Pin PAi verbunden. Drain und Gate des Transi stors Q12 sind mit dem Source des Transistors Q11 verbunden. Ins gesamt n der Transistoren Q11 bis Q1n sind auf dieselbe Weise wie der Transistor Q12 verbunden. Der Source des Transistors Q1n ist mit dem Drain des Transistors Q4 an einem Knoten N1 verbunden, und das Hochspannungs-Erkennungssignal SHV wird aus dem Knoten N1 ausgegeben. Der Transistor Q4 ist mit seinem Gate mit der inter nen Versorgungsspannung IV_CC verbunden, und mit seinem Source mit Erdpotential verbunden. Hier wird die Anzahl n der Transistoren Q11 bis Q1n so gesetzt, daß sie die Bedingung von n · V_t1<V_CC er füllt, wobei Vt₁ die Schwellspannung der Transistoren Q11 bis Q1n darstellt. Der Ein-Widerstand des Transistors Q4 wird hoch genug gesetzt, zum Erzeugen eines Signals mit dem Pegel von V-n · V_t1 am Knoten N1, wenn eine hohe Spannung V in den externen Anschluß PAi eingegeben wird.

Wenn ein Signal auf "L" (Erdpotential), welches ein normales Ein gabesignal darstellt, in den Adreßanschluß PAi eingegeben wird, werden die Transistoren Q11 bis Q1n nicht eingeschaltet. Während dessen steht der Knoten N1 auf "L" durch den Transistor Q4, der normalerweise eingeschaltet ist, und das Hochspannungs-Erken nungssignal SHV steht auf "L".

Selbst wenn ein normales Eingabesignal von "H" (V_CC-Pegel) in den Adreßanschluß PAi eingegeben wird, werden nicht alle Transistoren Q11 bis Qn1 eingeschaltet, und das Hochspannungs-Erkennungssignal SHV steht auf "L", wie in dem oben beschriebenen Fall.

Wenn dann eine Hochspannung V, die höher als "H" des normalen Eingabesignals ist, beispielsweise ein Signal mit der Spannung von V_CC+n·V_t1, an den externen Pin PAi angelegt wird, werden die Transistoren Q11 bis Q1n alle eingeschaltet, und das Potential des Knotens N1 steigt auf V_CC-Pegel. Da zu diesem Zeitpunkt der Ein-Widerstand des Transistors Q4 hinreichend hoch ist, gibt der Knoten N1 kontinuierlich das Signal des V_CC-Pegels aus, solange die Hochspannung V kontinuierlich in den externen Pin PAi einge geben wird, so daß das Hochspannungs-Erkennungssignal SHV "H" erreicht.

Der Ausgabepuffer 2 wird im Detail unter Bezug auf die Figuren beschrieben. Fig. 3 ist ein Schemaschaltbild mit dem Aufbau ei nes ersten Beispiels des Ausgabepuffers 2.

Wie in Fig. 3 gezeigt, umfaßt der Ausgabepuffer 2 n-Kanal MOS- Transistoren Q6 und Q7, einen Kondensator C1 sowie eine Verzöge rungsschaltung 201. Die Verzögerungsschaltung 201 umfaßt Inverter IV11 bis IV16. Die Schwellspannung der Transistoren Q6 und Q7 beträgt V_t2.

An den Source des Transistors Q6 wird ein Ausgabepuffer-Aktivie rungssignal IVE angelegt, das von der zweiten Timing-Erkennungs schaltung 12 erzeugt wird, und an das Gate wird die interne Ver sorgungsspannung IV_CC angelegt. Der Transistor Q6 ist mit seinem Drain mit dem Gate des Transistors Q7 verbunden. Der Transistor Q7 ist mit seinem Drain mit der internen Versorgungsspannung IV_CC verbunden. Das Ausgabepuffer-Aktivierungssignal IVE wird in die Verzögerungsschaltung 201 eingegeben. Der Kondensator C1 ist mit der Verzögerungsschaltung 201 sowie mit dem Gate des Transistors Q7 verbunden.

Der Betrieb des wie oben beschrieben aufgebauten Ausgabepuffers 2 wird beschrieben. Wenn das Ausgabepuffer-Aktivierungssignal IVE auf "L" steht, wird das Potential am Knoten N2 zu "L", durch den Transistor Q6, der normalerweise eingeschaltet ist. Zu diesem Zeitpunkt ist der Transistor Q7 ausgeschaltet und die interne Versorgungsspannung IV_CC wird nicht eingegeben.

Wenn das Ausgabepuffer-Aktivierungssignal IVE auf "H" (IV_CC-Pegel) ansteigt, erreicht der Knoten N2 IV_CC-V_t2, durch den Transistor Q6. Nach dem Ablauf einer vorbestimmten Zeitperiode erreicht der Knoten N3 "H" (IV_CC-Pegel), und das Potential am Knoten N2 wird auf 2·IV_CC-Vt_t2 angehoben. Wenn hier die Schwellspannung V_t2 so ge setzt wird, daß sie die Bedingung 2·IV_CC-V_t2<IV_CC+V_t2 erfüllt, wird der Transistor Q7 vollständig eingeschaltet und erzeugt ein Aus gabesignal DQ auf dem Pegel der internen Versorgungsspannung IV_CC. Wenn daher der Drain des Transistors Q7 mit dem externen Pin PD verbunden ist, wird das Ausgabesignal DQ mit dem Pegel der inter nen Versorgungsspannung IV_CC direkt an den externen Pin PD ange legt. Hier mit dem DRAM als Beispiel wird ein Q-Pin, der normale Daten bereitstellt, als externer Pin PD benutzt.

Nachfolgend wird die oben beschriebene Abfolge von Operationen unter Bezug auf ein Zeitablaufdiagramm (Timing-Diagramm) be schrieben. Fig. 4 ist ein Zeitablaufdiagramm mit dem Signaturmo dus-Setz-Timing (Kennzeichnungsmodus-Setz-Timing).

An externe Pins PR, PC und PW wird das Zeilenadreßpulssignal /RAS, das Spaltenadreßpulssignal /CAS bzw. das Schreibaktivie rungssignal /WE eingegeben, mit dem Timing WCBR (WE, CAS vor RAS). Das WCBR-Timing bezieht sich auf die Timing-Bedingung, bei der das Spaltenadreßpulssignal /CAS und das Schreibaktivierungs signal /WE auf "L"-Pegel eingegeben werden, vor dem Zeilenadreß pulssignal /RAS, und dann wird das Zeilenadreßpulssignal /RAS auf "L" gesetzt. Das WCBR-Timing wird in dem DRAM benutzt, wenn in den Testmodus eingetreten wird. Gleichzeitig mit dem obigen WCBR- Timing wird ein Adreßsignal Ai auf dem Pegel V_CC+n·V_t1, also einer hohen Spannung höher als das normale Eingabesignal, in den exter nen Pin PAi eingegeben. Zu diesem Zeitpunkt erreicht, als Reak tion auf den Anstieg des Zeilenadreßpulssignal /RAS, das Signa turmodussignal SIGE "H"-Pegel (IV_CC-Pegel). Einmal gesetzt, ver bleibt das Signaturmodussignal SIGE auf "H", bis in ein Reset- Timing eingetreten wird, das später beschrieben wird, selbst wenn das Adreßsignal Ai mit der hohen Spannung V_CC+n·V_t1 nicht eingege ben wird. Da das Signaturmodus-Setz-Timing gemäß dem oben be schriebenen WCBR-Timing gesetzt wird, ist es möglich, den Signa turmodus (Kennzeichnungsmodus) mit demselben Timing wie dem Test modus der Vorrichtung zu setzen.

Fig. 5 ist ein Zeitablaufdiagramm mit dem Signaturmodus-Reset- Timing (Kennzeichnungsmodus-Reset-Timing). Das Schreibaktivie rungssignal /WE und das Spaltenadreßpulssignal /CAS werden auf "H" (V_CC-Pegel) eingegeben. Wenn dann das Zeilenadreßpulssignal /RAS von "L" auf "H" ansteigt, erreicht das Signaturmodussignal SIGE "L", wodurch der Signaturmodus zurückgesetzt wird.

Alternativ kann der Signaturmodus gemäß der folgenden Weise zu rückgesetzt werden. Zuerst wird das Schreibaktivierungssignal /WE auf "H" (V_CC-Pegel) eingegeben. Dann wird das Spaltenadreßpulssi gnal /CAS auf "L" eingegeben, vor dem Zeilenadreßpulssignal /RAS, und dann steigt das Zeilenadreßpulssignal /RAS von "L" auf "H". Als Reaktion auf den Zeitpunkt des Anstiegs erreicht das Signa turmodussignal SIGE "L", was den Signaturmodus zurücksetzt.

Wie oben beschrieben wird der Signaturmodus mit dem Timing ROR (Nur-RAS-Refresh) oder dem Timing CBR (CAS vor RAS) zurückge setzt. Das ROR- und das CBR-Timing sind Standardzyklen zum Durch führen eines Refreshbetriebs bei einem üblichen DRAM. Es ist nicht nötig, den Signaturmodus (Kennzeichnungsmodus) zum Überwa chen der internen Spannung während des Refreshbetriebs durchzu führen, und wenn der Signaturmodus so eingerichtet wird, daß er während des Refreshzyklus zurückgesetzt wird, wird es nicht nö tig, ein neues Reset-Timing zu erzeugen. Dies kann die Struktur des Peripheriesystems, wie dem DRAM-Kontroller, vereinfachen und verhindert einen fehlerhaften Betrieb. Da der Reset des Testmodus ebenfalls mit dem Timing von ROR oder CBR durchgeführt wird, steht dies in Übereinstimmung mit dem bestehenden Betrieb des Systems.

Die erste Timing-Erkennungsschaltung 112, die das oben beschrie bene Setzen oder Zurücksetzen des Timings des Signaturmodus rea lisiert, wird nachfolgend unter Bezug auf die Figuren beschrie ben. Fig. 22 zeigt den Aufbau der ersten Timing-Erkennungsschal tung 112. Wie in Fig. 22 gezeigt, umfaßt die erste Timing-Erken nungsschaltung 112 eine WBR-Erkennungsschaltung 131 zum Erkennen des früheren Anstiegs des Schreibaktivierungssignals /WE vor dem Zeilenadreßpulssignal /RAS, eine CBR-Erkennungsschaltung 132 zum Erkennen des früheren Anstiegs des Spaltenadreßpulssignals /CAS als das Zeilenadreßpulssignal /RAS, eine ROR-Erkennungsschaltung 133 zum Erkennen des ROR-Timings, NAND-Gatter G100 bis G107, In verter G108 bis G115 und NOR-Gatter G116 und G117.

Die WBR-Erkennungsschaltung 131 und die CBR-Erkennungsschaltung 132 entsprechen einer allgemein benutzten Schaltung zum Durchfüh ren eines Refreshbetriebs mit dem CBR-Timing. Ein Ausgabesignal WBR, das von der WBR-Erkennungsschaltung 131 erzeugt wird, steigt auf "H", wenn das Schreibaktivierungssignal /WE früher als das Zeilenadreßpulssignal /RAS ansteigt, und es erreicht "L", wenn das Zeilenadreßpulssignal /RAS ansteigt. Ein Ausgabesignal CBR, das von der CBR-Erkennungsschaltung 132 ausgegeben wird, erreicht "H", wenn das Spaltenadreßpulssignal /CAS früher als das Zeilen adreßpulssignal /RAS ansteigt, und es erreicht "L", wenn das Zei lenadreßpulssignal /RAS ansteigt. Ein Ausgabesignal /ROR, das von der ROR-Erkennungsschaltung 133 ausgegeben wird, erreicht "L" beim Erkennen des ROR-Timings, und es erreicht "H", wenn das Zei lenadreßpulssignal /RAS ansteigt. Ein Ausgabesignal /CBROR des Inverters G115 erreicht "L" als Reaktion auf das CBR- oder ROR- Timing. Durch den oben beschriebenen Aufbau kann die erste Ti ming-Erkennungsschaltung 112 das Setzen oder das Zurücksetzen des Timings des Signaturmodus realisieren.

Das interne Spannungsüberwachungstiming wird nachfolgend be schrieben. Fig. 6 zeigt das Timing der ersten internen Span nungsüberwachung.

Das Zeilenadreßpulssignal /RAS auf "H" wird eingegeben, während der Signaturmodus gesetzt wird. Dann wird das Schreibaktivie rungssignal /WE auf "L" eingegeben, und dann wird das Spalten adreßpulssignal /CAS mit "L" eingegeben. Zu diesem Zeitpunkt setzt die zweite Timing-Erkennungsschaltung 12 das Ausgabepuffer- Aktivierungssignal IVE auf "H" (IV_CC-Pegel), und dadurch wird der Ausgabepuffer 2 aktiviert. Der aktivierte Ausgabepuffer 2 erzeugt ein Ausgabesignal DQ auf der internen Versorgungsspannung IV_CC für den externen Pin PD, so daß die interne Versorgungsspannung IV_CC direkt überwacht werden kann.

Wenn dann das Spaltenadreßpulssignal /CAS auf "H" gesetzt wird, setzt die zweite Timing-Erkennungsschaltung 12 das Ausgabepuffer- Aktivierungssignal IVE auf "L", so daß der Ausgabepuffer 2 deak tiviert wird. Daher wird in das Ausgabesignal DQ auf interner Versorgungsspannung IV_CC nicht an den externen Pin PD angelegt, und ein Hi-Z(hohe Impedanz)-Zustand wird gesetzt.

Die zweite Timing-Erkennungsschaltung 12, die das oben beschrie bene Timing für die erste interne Spannungsüberwachung erkennt, wird unter Bezug auf die Figuren beschrieben. Fig. 23 zeigt den Aufbau eines ersten Beispiels der zweiten Timing-Erkennungsschal tung 12.

Wie in Fig. 23 gezeigt, umfaßt die zweite Timing-Erkennungs schaltung 12 eine WBC-Erkennungsschaltung 134, einen Eingabepuf fer 150, ein NAND-Gatter G121 sowie einen Inverter G122. Der Ein gabepuffer 150 umfaßt Inverter G123 und G124.

Die WBC-Erkennungsschaltung 134 erzeugt ein Ausgabesignal WBC, das auf "H" ansteigt, wenn das Schreibaktivierungssignal /WE frü her als das Spaltenadreßpulssignal /CAS ansteigt, und erreicht wenn das Spaltenadreßpulssignal /CAS ansteigt. Die WBC-Er kennungsschaltung 134 weist denselben Aufbau wie die in Fig. 22 gezeigte CBR-Erkennungsschaltung 132 auf, wobei das Spaltenadreß pulssignal /CAS durch das Schreibaktivierungssignal /WE, und das Zeilenadreßpulssignal /RAS durch das Spaltenadreßpulssignal /CAS ersetzt wird. Das Zeilenadreßpulssignal /RAS wird in das NAND- Gatter G121 über den Eingabepuffer 150 eingegeben. Ein Ausgabesi gnal des NAND-Gatters G121 wird als Ausgabepuffer-Aktivierungs signal IVE über den Inverter G122 ausgegeben.

Das Timing für die zweite interne Spannungsüberwachung wird be schrieben. Fig. 7 zeigt dieses Timing der zweiten internen Span nungsüberwachung.

Durch Ändern der Verbindung zwischen Spaltenadreßpulssignal /CAS und dem Schreibaktivierungssignal /WE der zweiten Timing-Erken nungsschaltung 12 kann die interne Versorgungsspannung IV_CC direkt bei dem in Fig. 7 gezeigten Timing überwacht werden.

Die zweite Timing-Erkennungsschaltung, die das oben erwähnte Ti ming der zweiten internen Spannungsüberwachung realisiert, wird unter Bezug auf die Figuren beschrieben. Fig. 24 zeigt den Auf bau des zweiten Beispiels der zweiten Timing-Erkennungsschaltung, die das in Fig. 7 gezeigte Timing der zweiten internen Span nungsüberwachung realisiert. Sie unterscheidet sich von der zwei ten Timing-Erkennungsschaltung 12 aus Fig. 23 dadurch, daß das Schreibaktivierungssignal /WE und das Spaltenadreßpulssignal /CAS durch einander ersetzt werden, zur Eingabe in die CBW-Erkennungs schaltung 135.

Wie für das oben erwähnte Timing der internen Spannungsüberwa chung kann jedes andere Timing benutzt werden, vorausgesetzt, daß es nicht den Signaturmodus (Kennzeichnungsmodus) zurücksetzt.

Nachfolgend wird das zweite Beispiel der Hochspannungs-Erken nungsschaltung 111 aus Fig. 1 beschrieben. Fig. 8 zeigt den Aufbau des zweiten Beispiels der Hochspannungs-Erkennungsschal tung 111. Wie in Fig. 8 gezeigt, umfaßt die Hochspannungs-Erken nungsschaltung eine Mehrzahl (n) von n-Kanal MOS-Transistoren Q21 bis Q2n, deren Drains und Gates kurzgeschlossen sind, m p-Kanal MOS-Transistoren Q31 bis Q3m, deren Drains und Gates kurzge schlossen sind, sowie einen n-Kanal MOS-Transistor Q5. Die n-Ka nal MOS-Transistoren Q21 bis Q2n und die p-Kanal MOS-Transistoren Q31 bis Q3m sind in Reihe verbunden. Der n-Kanal MOS-Transistor Q5, der an seinem Gate die interne Versorgungsspannung IV_CC emp fängt und dessen Source mit dem Erdpotential verbunden ist, ist mit seinem Drain mit dem Drain des letzten Transistors Q3m der in Serie verbundenen m+n Transistoren verbunden, an einem Knoten N3. Der n-Kanal MOS-Transistor Q21 ist mit seinem Gate und Drain mit dem externen Pin PAi verbunden. Die Schwellspannung von jedem der Transistoren Q21 bis Q2n beträgt V_t3, die Schwellspannung von je dem der Transistoren Q31 bis Q3m beträgt Vt_t4, und die Werte sind so gesetzt, daß n·Vt_t3+m·Vt_t4<V_CC. Der Ein-Widerstand des Transistors Q5 wird hinreichend hoch gesetzt, so daß V-n·V_t3-m·V_t4 am Knoten N4 anliegt, wenn die hohe Spannung V in den externen Anschluß PAi eingegeben wird. Bei dem oben beschriebenen Aufbau arbeitet die in Fig. 8 gezeigte Hochspannungs-Erkennungsschaltung auf diesel be Weise wie die in Fig. 2 gezeigte Hochspannungs-Erkennungs schaltung 111. Selbst wenn ein normales Eingabesignal von "L" oder "H" in den externen Anschluß PAi eingegeben wird, befindet sich das Potential am Knoten N3 auf Erdpotential, so daß das Hochspannungs-Erkennungssignal SHV auf "L" steht. Wenn eine hohe Spannung V, beispielsweise V_CC+n·V_t3+m·_t4, die höher als der Pegel "H" des normalen Eingabesignals ist, an den externen Pin PAi an gelegt wird, erreicht der Knoten N3 den Pegel von V_CC, so daß das Hochspannungs-Erkennungssignal SHV "H" erreicht. In Fig. 8 kann für die Reihenfolge der Verbindung von n-Kanal MOS-Transistoren Q22 bis Q2n und der p-Kanal MOS-Transistoren Q31 bis Q3m, mit Ausnahme des n-Kanal MOS-Transistors Q21, der mit dem externen Anschluß PAi verbunden ist, jede andere Reihenfolge benutzt wer den.

Das zweite Beispiel des Ausgabepuffers 2 wird unter Bezug auf die Figuren beschrieben. Fig. 9 zeigt den Aufbau des zweiten Bei spiels des Ausgabepuffers 2.

Wie in Fig. 9 gezeigt, umfaßt der Ausgabepuffer einen Inverter IV2 und einen p-Kanal MOS-Transistor Q8. Der Transistor Q8 ist mit seinem Source mit der internen Versorgungsspannung IV_CC ver bunden, und mit seinem Drain mit dem externen Pin PD verbunden. Ein Ausgabesignal aus dem Inverter IV2, der das Ausgabepuffer- Aktivierungssignal IVE von der zweiten Timing-Erkennungsschaltung 12 empfangen hat, wird an das Gate des p-Kanal MOS-Transistors Q8 angelegt.

Der Betrieb des Ausgabepuffers ist wie folgt. Wenn das Ausgabe puffer-Aktivierungssignal IVE auf "L" steht, erreicht der Gate eingang des Transistors Q8 "H", wodurch der Transistor Q8 ausge schaltet wird. Daher wird die interne Versorgungsspannung IV_CC nicht an den Drain des Transistors Q8 ausgegeben. Wenn während dessen das Ausgabepuffer-Aktivierungssignal IVE "H" (IV_CC-Pegel) erreicht, erreicht der Gateeingang des Transistors Q8 "L", wo durch der Transistor Q8 eingeschaltet wird. Daher wird das Aus gabesignal DQ der internen Versorgungsspannung IV_CC an dem Drain des Transistors Q8 bereitgestellt.

Die Halbleitervorrichtung gemäß der zweiten Ausführungsform wird beschrieben. Fig. 29 zeigt den Gesamtaufbau der Halbleitervor richtung gemäß der zweiten Ausführungsform. In Fig. 29 wird ein DRAM mit einer 4-Bit-Struktur als Halbleitervorrichtung der zwei ten Ausführungsform gezeigt.

Wie in Fig. 29 gezeigt, umfaßt die Halbleitervorrichtung eine Statuserkennungsschaltung 1, eine Takterzeugungsschaltung 61, ein Gate 62, eine Zeilen- und Spaltenadreßpuffer 63, einen Zeilende koder 64, einen Spaltendekoder 65, einen Lese-Refresh-Verstärker- und Eingabe-Ausgabe-Steuerkreis 66, ein Speicherzellenfeld 67, einen Eingabepuffer 68, einen Ausgabepuffer 69 sowie eine interne Spannungsabsenkungsschaltung 60. Der DRAM unterscheidet sich von dem aus Fig. 28 darin, daß Dateneingabe/Ausgabe auf 4-Bit-Basis erfolgt, und vier DQ-Pins, die Eingabe-/Ausgabepins sind, werden benutzt. Daher wird ein Eingabe-/Ausgabepin der DQ-Pins als ex terner Pin PD zum Ausgeben der externen Versorgungsspannung V_CC. Dieselben Schaltungen wie bei den obigen Ausführungsformen werden für die Status-Erkennungsschaltung 1 und den Ausgabepuffer 69 benutzt, und sie arbeiten auf dieselbe Weise.

Bei der ersten Ausführungsform der Status-Erkennungsschaltung aus Fig. 1 wurde der Status (Betriebszustand) durch Eingeben einer hohen Spannung in mindestens einen externen Pin (zum Beispiel einen Adreßpin) erkannt, neben den drei externen Steuersignalen /RAS, /CAS und /WE. Allerdings ist es möglich, den Signaturmodus (Kennzeichnungsmodus) zu setzen, durch Benutzen von nur den drei externen Steuersignalen /RAS, /CAS und /WE, und zum Überwachen der internen Versorgungsspannung IV_CC direkt durch Vorsehen der internen Versorgungsspannung an einem gewissen externen Pin (bei spielsweise einem DQ-Pin).

Eine Halbleitervorrichtung mit einer Status-Erkennungsschaltung, die den Signaturmodus realisiert, wobei nur die drei externen Steuersignale /RAS, /CAS und /WE benutzt werden, wird unter Bezug auf die Figuren beschrieben, als Halbleitervorrichtung gemäß der dritten Ausführungsform. Fig. 10 ist ein Blockschaltbild mit dem Aufbau des Überwachungsbereichs der Halbleitervorrichtung gemäß der dritten Ausführungsform.

Wie in Fig. 10 gezeigt, umfaßt der Überwachungsbereich der Halb leitervorrichtung eine Status-Erkennungsschaltung 3 sowie einen Ausgabepuffer 2. Die Status-Erkennungsschaltung 3 umfaßt eine signaturmodussignal-Erzeugungsschaltung 31 sowie eine zweite Ti ming-Erkennungsschaltung 12. Die Signaturmodussignal-Erzeugungs schaltung 31 umfaßt eine dritte Timing-Erkennungsschaltung 311 sowie einen n-Bit-Zähler 312. Die zweite Timing-Erkennungsschal tung 12 und der Ausgabepuffer 2 sind dieselben wie in Fig. 1, so daß deren Beschreibungen nicht wiederholt werden.

Nachfolgend wird die dritte Timing-Erkennungsschaltung 311 be schrieben. Fig. 25 zeigt den Aufbau der dritten Timing-Erken nungsschaltung 311. Die dritte Timing-Erkennungsschaltung 311 umfaßt eine WBR-Erkennungsschaltung 331, eine CBR-Erkennungs schaltung 132, eine ROR-Erkennungsschaltung 133, NAND-Gatter G200 bis G206, Inverter G207 bis G214 sowie NOR-Gatter G215 bis G217. Aufbau und Betrieb der WBR-Erkennungsschaltung 131, der CBR-Er kennungsschaltung 132 und der ROR-Erkennungsschaltung 133 sind dieselben wie bei der in Fig. 22 gezeigten Schaltung.

Der Betrieb der Status-Erkennungsschaltung 3, die wie oben be schrieben aufgebaut ist, wird nachfolgend beschrieben. Zuerst wird das Setz-Timing des Signaturmodus (Kennzeichnungsmodus) be schrieben. Fig. 11 zeigt das Kennzeichnungsmodus-Setz-Timing der in Fig. 10 gezeigten Status-Erkennungsschaltung.

Wenn das Spaltenadreßpulssignal /CAS und das Schreibaktivierungs signal /WE auf "L" beim Abfallen des Zeilenadreßpulssignals/RAS stehen, erzeugt die dritte Timing-Erkennungsschaltung 311 ein Zähleraktivierungssignal Φ_A. Als Reaktion auf das Zähleraktivie rungssignal Φ_A beginnt ein n-Bit-Zähler 312 zu zählen. Wenn das Setz-Timing beendet ist, wird der n-Bit-Zähler 312 zurückgesetzt.

Als ein Eingabesignal des n-Bit-Zählers 312 wird das Spalten adreßpulssignal /CAS eingegeben. Wenn der Betrieb zum Ändern des Spaltenadreßpulssignals /CAS zwischen "H" und "L" 2ⁿ-Male wieder holt worden ist, steigt ein Signaturmodus-Erkennungssignal SIGE, das von dem n-Bit-Zähler 312 ausgegeben wird, auf "H" an.

Das Signaturmodus-Reset-Timing wird beschrieben. Fig. 12 zeigt das Signaturmodus-Reset-Timing Wenn das Spaltenadreßpulssignal /CAS auf "L" steht, und das Schreibaktivierungssignal /WE auf "H" beim Anstieg des Zeilenadreßpulssignal /RAS steht, erzeugt die dritte Timing-Erkennungsschaltung 311 das Signaturmodus-Reset- Signal Φ_B. Zu diesem Zeitpunkt fällt das Signaturmodus-Erken nungssignal SIGE auf "L". Anders als durch das oben beschriebene Timing kann es auch durch ROR-Timing zurückgesetzt werden.

Wenn der Signaturmodus gesetzt ist, setzt die zweite Timing-Er kennungsschaltung 12 das Ausgabepuffer-Aktivierungssignal IVE auf "H" oder "L" bei dem in Fig. 6 oder Fig. 7 gezeigten Timing für die interne Spannungsüberwachung. Während das Ausgabepuffer-Akti vierungssignal IVE auf "H" steht, legt der Ausgabepuffer 2 die interne Versorgungsspannung IV_CC an den externen Pin PD an.

Bei der obigen Ausführungsform wird der Signaturmodus gesetzt durch das Umschalten (Toggle) des Spaltenadreßpulssignals/CAS auf der Basis des WCBR (WE, CAS vor RAS)-Timing. Der Signaturmodus wird durch das CBR-Timing (CAS vor RAS) oder das ROR-Timing (Nur- PAS-Refresh) zurückgesetzt.

Das Timing zum Setzen des Signaturmodus ist nicht auf das obige beschränkt, und ein beliebiges Timing, das nicht allgemein in der Produktspezifikation aufgeführt ist, das heißt, das Timing, das von einem normalen Zyklustiming unterschieden werden kann, kann benutzt werden.

Bei der oben beschriebenen Ausführungsform werden die Status-Er kennungsschaltung 3 und der Ausgabepuffer 2 durch die interne Versorgungsspannung IV_CC betrieben. Allerdings können sie durch die externe Versorgungsspannung V_CC getrieben werden. In diesem Fall ist der "H"-Pegel des Signaturmodus-Erkennungssignals SIGE in Fig. 6 und 7 der V_CC-Pegel.

Obwohl das Verfahren zum Überwachen und Implementieren der inter ne Versorgungsspannung, die durch die interne Spannungsabsen kungsschaltung abgesenkt worden ist, oben beschrieben worden ist, kann es auch zum Überwachen der intern angehobenen Versorgungs- Spannung V_PP benutzt werden, der Referenzspannung oder derglei chen, die in der Halbleitervorrichtung erzeugt werden, zum Über wachen des Potentials auf einer Versorgungsleitung oder einer Signalleitung.

Das Überwachen der intern angehobenen Versorgungsspannung (boo sted) V_PP wird beschrieben. Fig. 13 zeigt den Aufbau eines Über wachungsbereichs einer Halbleitervorrichtung gemäß der vierten Ausführungsform zum Überwachen der intern angehobenen Versor gungsspannung V_PP. Wie in Fig. 13 gezeigt, umfaßt der Überwa chungsbereich der Halbleitervorrichtung eine Status-Erkennungs schaltung 1 sowie einen Ausgabepuffer 2. Die Status-Erkennungs schaltung 1 weist denselben Aufbau wie die in Fig. 1 gezeigte Status-Erkennungsschaltung auf, die in den Signaturmodus als Re aktion auf die externen Steuersignale /RAS, /CAS, /WE sowie Ai eintritt, und auf dieselbe Weise wie die in Fig. 1 gezeigte Sta tus-Erkennungsschaltung 1 arbeitet. Die Status-Erkennungsschal tung 3 aus Fig. 10 kann als Status-Erkennungsschaltung 1 benutzt werden. Durch den obigen Aufbau wird durch Setzen des Ausgabepuf fer-Aktivierungssignals IVE auf "H" oder "L" als Reaktion auf das gleiche Timing wie bei dem in Fig. 6 oder 7 gezeigten Timing für die interne Spannungsüberwachung das Signal auf dem Pegel der intern angehobenen Versorgungsspannung V_PP aus dem Ausgabepuffer 2 zum externen Pin PD (beispielsweise DQ-Pin) ausgegeben.

Bezüglich des Ausgabepuffers 2 wird der in Fig. 9 gezeigte Aus gabepuffer benutzt. Die intern angehobene Versorgungsspannung V_PP kann nämlich mit dem Source des Transistors Q8 verbunden werden. Wenn eine andere Versorgungsleitung oder eine Signalleitung zu überwachen ist, sollte die Versorgungsleitung oder die Signallei tung, die zu überwachen ist, mit dem Source des Transistors Q8 des Ausgabepuffers 2 verbunden sein.

Wenn eine negative Spannung, wie die Substratvorspannung V_BB, die bei dem DRAM benutzt wird, zu überwachen ist, kann der in Fig. 14 gezeigte Ausgabepuffer benutzt werden. Fig. 14 ist ein Sche madiagramm mit einer Struktur des Ausgabepuffers zum Überwachen einer negativen Spannung. Wie in Fig. 14 gezeigt, umfaßt der Ausgabepuffer einen n-Kanal MOS-Transistor Q9. Die Substratvor spannung V_BB kann mit dem Drain des Transistors Q8 verbunden sein, der an seinem Gate das Ausgabepuffer-Aktivierungssignal IVE emp fängt, und der Source des Transistors Q9 sollte mit dem externen Pin verbunden sein, zum Ausgeben der überwachten Spannung.

Bei jeder der obigen Ausführungsformen wurde ein Aufbau beschrie ben, bei dem eine Spannung von einer zu überwachenden Versor gungsleitung oder Signalleitung an den externen Pin angelegt wur de. Allerdings kann bei diesem Beispiel eine Mehrzahl von über wachten Potentialen auf den externen Pin ausgegeben werden.

Eine Halbleitervorrichtung gemäß der fünften Ausführungsform, bei welcher eine Mehrzahl von überwachten Potentialen an einen exter nen Pin ausgegeben wird, wird unter Bezug auf die Figur beschrie ben. Fig. 15 ist ein Blockschaltbild mit dem Aufbau eines Moni torbereichs (Überwachungsbereichs) der Halbleitervorrichtung ge mäß der fünften Ausführungsform.

Wie in Fig. 15 gezeigt, umfaßt der Überwachungsbereich der Halb leitervorrichtung eine Status-Erkennungsschaltung 4 zum Erkennen des Status des Signals am externen Pin, und eine Mehrzahl von Ausgabepuffern 21 bis 2n, die eine Mehrzahl von überwachten Po tentialen bereitstellen. Die Status-Erkennungsschaltung 4 umfaßt eine erste Timing-Erkennungsschaltung 112, eine zweite Timing- Erkennungsschaltung 5, m Hochspannungs-Erkennungsschaltungen 41 bis 4m, eine Funktionssetzschaltung 15 sowie eine Ausgabepuffer schaltung 16.

An die Status-Erkennungsschaltung 4 zum Erkennen des Status des Signals am externen Pin werden drei externe Steuersignale /RAS, /CAS und /WE sowie eine Mehrzahl von weiteren Signalen (bei spielsweise Adreßsignale A1 bis Am) an anderen externen Anschlüs sen (beispielsweise Adreßpins PAi bis PAm) eingegeben.

Zusätzlich zu den drei externen Steuersignalen, die in die Sta tus-Erkennungsschaltung 4 eingegeben werden, werden die Signale jeweils in Hochspannungs-Erkennungsschaltungen 41 bis 4m eingege ben, eine Hochspannung höher als der "H"-Pegel des normalen Ein gabesignals wird eingegeben, und einzelne Hochspannungs-Erken nungssignale SHV1 bis SHVm werden jeweils ausgegeben. Die einzel nen Hochspannungs-Erkennungssignale SHV1 bis SHVm werden in die Funktionssetzschaltung 15 eingegeben, und ein Hochspannungs-Er kennungssignale SHV, welches ein ODER der Hochspannungs-Erken nungssignale SHV1 bis SHVm darstellt, wird in die erste Timing- Erkennungsschaltung 112 eingegeben. Beim Erkennen des Signaturmo dus-Setz-Timing setzt die erste Timing-Erkennungsschaltung 12 das Signaturmodus-Erkennungssignal SIGE auf "H".

Als Reaktion auf das Signaturmodus-Erkennungssignal SIGE wird die zweite Timing-Erkennungsschaltung 12 aktiviert und setzt das Aus gabepuffer-Aktivierungssignal IVE auf "H" gemäß dem in Fig. 6 oder Fig. 7 gezeigten Timing der internen Spannungsüberwachung.

Das Signaturmodus-Erkennungssignal SIGE wird auch in die Funk tionssetzschaltung 15 eingegeben. Zu diesem Zeitpunkt gibt ent sprechend der Kombination von "H" und "L" der Hochspannungs-Erke nnungssignale SHV1 bis SHVm die Funktionssetzschaltung 15 Funk tionssetzsignale F_a1 bis F_an an eine Ausgabepuffer-Auswahlschal tung 16 aus.

Wenn das Ausgabepuffer-Aktivierungssignal IVE auf "H" steht, er zeugt die Auswahlpuffer-Auswahlschaltung 16 einzelne (individuel le) Ausgabepuffer-Aktivierungssignale IVE₁ bis IVE_n, die gemäß den Funktionssignalen Fa₁ bis F_an ausgewählt werden. Die individuellen Ausgabepuffer-Aktivierungssignale IVE₁ bis IVE_n werden in jeweili ge Ausgabepuffer 21 bis 2n eingegeben, die die jeweils überwach ten Potentiale bereitstellen. Der eine der Puffer, in welchen ein entsprechendes der individuellen Ausgabepuffer-Aktivierungssigna le IVE₁ bis IVE_n auf "H"-Pegel eingegeben wird, erzeugt das über wachte Potential am externen Pin PD (beispielsweise dem DQ-Pin).

Das Funktionssetz-Timing wird beschrieben. Fig. 16 ist ein Zeit ablaufdiagramm mit dem Funktionssetz-Timing. Für die Vereinfa chung der Beschreibung werden in Fig. 16 zwei Adreßsignale A1 und A2 in zwei externe Pins PA1 und PA2 für das Funktionssetzen eingegeben.

In diesem Beispiel werden individuelle Hochspannungs-Erkennungs signale SHV1 und SHV2 zu der Funktionssetzschaltung 15 ausgege ben, so daß drei Kombinationen existieren, die das Setzen der Funktion gestatten, das heißt (SHV1="H", SHV2="H"), (SHV1="H", SHV2="L") sowie (SHV1="L", SHV2="H").

Funktionssetzsignale, die den oben beschriebenen drei verschiede nen Kombinationen entsprechen, werden als F_a1, F_a2 bzw. F_a3 be zeichnet. Die Funktionssetzsignale F_a1, F_a2 und F_a3 stehen in einer Eins-Zu-Eins-Beziehung mit den überwachten Potentialen IV_CC, V_PP und VL. Genauer gesagt, wenn das Funktionssetzsignal F_a1 auf "H" steht, wird die interne Versorgungsspannung IV_CC überwacht, wenn das Funktionssetzsignal F_a2 auf "H" steht, wird die intern angeho bene .Versorgungsspannung V_PP überwacht, und wenn das Funktions setzsignal F_a3 auf "H" steht, wird die Referenzspannung VL über wacht.

Die Funktionssetzschaltung, die den oben beschriebenen zwei indi viduellen Hochspannungs-Erkennungssignalen SHV1 und SHV2 ent spricht, wird unter Bezug auf die Figur beschrieben. Fig. 26 ist ein Schemadiagramm mit dem Aufbau der Funktionssetzschaltung 15 entsprechend den oben beschriebenen zwei Hochspannungs-Erken nungssignalen SHV1 und SHV2. Wie in Fig. 26 gezeigt, umfaßt die Funktionssetzschaltung 15 Inverter G402 bis G407, NAND-Gatter G408 bis G410 sowie ein NOR-Gatter G411.

Fig. 27 ist ein Schemadiagramm mit dem Aufbau einer Ausgabepuf fer-Auswahlschaltung 16, die den oben beschriebenen drei Funk tionssetzsignalen F_a1, F_a2 und F_a3 entspricht. In Fig. 27 umfaßt die Ausgabepuffer-Auswahlschaltung 16 Inverter G424 bis G426 so wie NAND-Gatter G427 bis G429.

Das Funktionssetz-Timing, das die Funktionssetzschaltung 15 und die Pufferauswahlschaltung 16 mit dem oben beschriebenen Aufbau benutzt, wird beschrieben. Fig. 16 ist ein Zeitablaufdiagramm mit dem Funktionssetz-Timing.

Für die Setzfunktion werden zuerst drei externe Steuersignale /RAS, /CAS und /WE mit dem WCBR (WE, CAS vor RAS)-Timing eingege ben, was das Signaturmodus-Setz-Timing ist, und zum selben Zeitpunkt wird eine hohe Spannung von V_CC+n·Vt_t1 oder höher an die externen Pins PA1 und PA2 eingegeben. Zu diesem Zeitpunkt steigt mit dem Anstieg des Zeilenadreßpulssignals/RAS das Signaturmodus-Erken nungssignal SIGE auf "H" und wird verriegelt. Während dann das Signaturmodus-Erkennungssignal SIGE auf "H" steht, wenn individu elle Hochspannungs-Erkennungssignale SHV1 und SHV2 beide auf "H" in externe Pins PA1 und PA2 eingegeben werden, was anzeigt, daß eine hohe Spannung höher als V_CC+n·Vt₁ eingegeben wird, erreicht nur das Funktionssetzsignal F_a1 "H", und andere Funktionssetzsi gnale F_a2 und F_a3 werden auf "L" in der Funktionssetzschaltung 15 gehalten.

Wenn Hochspannungs-Erkennungssignale SHV1 und SHV2 "L" erreichen, erreichen die Funktionssetzsignale F_a1, F_a2 und F_a3 "L".

Wenn daher einmal der Signaturmodus gesetzt ist, durch aufeinan derfolgendes Ändern der Kombination der Eingabe von hoher Span nung mit V_CC+n·Vt₁ oder höher an die externen Pins PA1 und PA2 für das Funktionssetzen, ändern sich die Funktionssetzsignale F_a1, F_a2 und F_a3. Wenn dann die externen Steuersignale /RAS, /CAS und /WE bei den in Fig. 6 oder 7 gezeigten Timings für interne Span nungsüberwachung eingegeben werden, wird das überwachte Potenti al, das durch die Funktionssetzsignale F_a1, F_a2 und F_a3 bestimmt wird, an dem externen Pin PD ausgegeben (beispielsweise dem DQ- Pin).

Das Timing für interne Spannungsüberwachung wird beschrieben. Fig. 17 ist ein Timing-Diagramm mit dem Timing der internen Spa nnungsüberwachung. Das Timing der Ausgabe des Ausgabepuffer-Akti vierungssignals IVE, wie in Fig. 12 gezeigt, ist dasselbe wie das in Fig. 6 gezeigte Timing. Wenn zuerst das Ausgabepuffer- Aktivierungssignal IVE "H" erreicht, steht das Funktionssetzsi gnal F_a1 auf "H", so daß das individuelle Ausgabepuffer-Aktivie rungssignal IVE₁ "H" erreicht, und dadurch ein Ausgabesignal DQ auf interner Versorgungsspannung IV_CC am externen Pin PD erzeugt. Wenn das Ausgabepuffer-Aktivierungssignal IVE "H" beim nächsten Mal erreicht, erreicht das Funktionssetzsignal F_a2 "H". Zu diesem Zeitpunkt erreicht das individuelle Ausgabepuffer-Aktivierungs signal IVE₂ "H", so daß das Ausgabesignal DQ der intern angegebe nen Versorgungsspannung VBP an den externen Pin PD ausgegeben wird. Wenn das Ausgabepuffer-Aktivierungssignal IVE das nächste Mal "H" erreicht, erreicht das Funktionssetzsignal F_a3 "H". Zu diesem Zeitpunkt erreicht das individuelle Ausgabepuffer-Aktivie rungssignal IVE₃ "H", so daß das Ausgabesignal DQ der Referenz spannung VL an den externen Pin PD ausgegeben wird.

Obwohl zwei externe Pins zum Setzen der Funktion bei der oben beschriebenen Ausführungsform benutzt worden sind, ist die Anzahl von Pins nicht darauf beschränkt. Obwohl eine Mehrzahl von Aus gabepuffern bei der obigen Ausführungsform benutzt worden ist, kann nur ein integrierter Ausgabepuffer benutzt werden.

Bei der oben beschriebenen Ausführungsform wird die Kombination des Anlegens einer hohen Spannung an externe Pins für das Funk tionssetzen innerhalb des Signaturmodus-Setz-Timings und des Ti mings der internen Spannungsüberwachung geändert, zum Überwachen einer Mehrzahl von internen Spannungen. Allerdings ist es eben falls möglich, eine vorbestimmte interne Spannung zu überwachen, durch Ändern der Kombination von Anlegen einer hohen Spannung an externe Pins zum Funktionssetzen nur beim Signaturmodus-Setz-Ti ming. Bezüglich der Status-Erkennungsschaltung wurde der Signa turmodus gesetzt, durch Eingabe von drei externen Steuersignalen /RA, /CAS und /WE sowie einer hohen Spannung an einen weiteren externen Pin. Allerdings kann der Signaturmodus nur durch die drei externen Steuersignale /RAS, /CAS und /WE gesetzt werden, und das Monitorpotential kann durch Eingeben einer hohen Spannung an einen externen Pin für das Funktionssetzen gesetzt werden. Es ist ebenfalls möglich, die Funktion gemäß mit der Anzahl von Zäh lungen, die durch n-Bit-Zähler gezählt werden, innerhalb des Si gnaturmodus-Setz-Timing zu setzen, unter Benutzung von nur der drei externen Steuersignale /RA, /CAS und /WE.

Das Verfahren zum Überwachen gemäß den verschiedenen Ausführungs formen kann auf eine beliebige Halbleitervorrichtung angewendet werden, die eine interne Spannungsabsenkungsschaltung mit einer beliebigen Charakteristik (Eigenschaft) aufweist. Es ist eben falls auf das Überwachen des Potentials einer internen Versor gungsleitung oder einer Signalleitung anwendbar, bei einer belie bigen Halbleitervorrichtung, die keine interne Spannungsabsen kungsschaltung aufweist.

Nachfolgend wird der Einbrenntest der Halbleitervorrichtung be schrieben. Fig. 30 ist ein Blockschaltbild mit dem Aufbau eines Einbrenntestapparats zum Durchführen eines Einbrenntests (burn- in).

Wie in Fig. 30 gezeigt, umfaßt der Einbrenntestapparat eine thermostatische Kammer 71, einen Steuersignalerzeugungsbereich 73, einen Erzeugungsbereich für externe Spannung 74 sowie einen Erkennungsbereich für interne Spannung 75. Die thermostatische Kammer 71 enthält ein Einbrennbord 72 sowie DRAMs 76. Der DRAM 76 ist eine Halbleitervorrichtung gemäß der vorliegenden Erfindung, die die Überwachung der internen Spannung ermöglicht.

Das Innere der thermostatischen Kammer 71 wird auf einer vorgege benen Temperatur und einer vorgegebenen Feuchtigkeit gehalten. Einbrennbords 72 sind in der thermostatischen Kammer 71 enthal ten, und auf jedem der Einbrennbords 72 ist eine Mehrzahl von DRAMs 76 montiert.

Der Steuersignalerzeugungsbereich 73 erzeugt externe vorgegebene Steuersignale /RAS, /CAS, /WE, Ai und dergleichen über das Ein brennbord 72, und der DRAM 76 führt einen vorgegebenen Betrieb als Reaktion auf externe Steuersignale aus. Der Erzeugungsbereich für eine externe Versorgungsspannung 74 legt eine vorgegebene externe Versorgungsspannung an den DRAM 76 an, zum Anlegen von Versorgungsspannung an diesen DRAM 76. Der Erkennungsbereich für interne Spannung 75 erkennt die interne Versorgungsspannung, die aus dem DRAM 76 ausgegeben wird, als Reaktion auf das externe Steuersignal, das von Steuersignalerzeugungsbereich 73 ausgegeben wird. Der interne Spannungserkennungsbereich 75 erzeugt die er kannte interne Versorgungsspannung für den externen Spannungser zeugungsbereich 74, und der externe Spannungserzeugungsbereich 74 paßt die externe Versorgungsspannung zum Anlegen an den DRAM 76 an.

Der Einbrenntest (Burn-in-Test) unter Verwendung des Einbrenn testapparats mit dem obigen Aufbau wird nachfolgend beschrieben. Der Einbrenntest ist eines der Testverfahren, bei welchem eine große Anzahl von DRAMs 76 in die thermostatische Kammer 71 ge bracht werden und dort hoher Temperatur und elektrischer Bela stung für einen langen Zeitraum ausgesetzt werden, so daß dieje nigen entfernt werden können, die anfängliche Defekte zeigen. Bei derartigen Einbrenntestapparat wird die interne Versorgungsspan nung des DRAM überwacht, bevor der Einbrenntest durchgeführt wird, und die externe Versorgungsspannung wird in der folgenden Weise eingestellt, so daß die interne Spannung einen vorgegebenen Wert aufweist. Als Reaktion auf das externe Steuersignal, das von dem Steuersignalerzeugungsbereich 73 ausgegeben wird, erzeugt der DRAM 76 eine interne Versorgungsspannung für den internen Span nungserkennungsbereich 75. Der interne Spannungserkennungsbereich 75 erkennt die eingegebene interne Versorgungsspannung, und wenn die erkannte interne Versorgungsspannung sich von der internen Versorgungsspannung, bei welcher der Test durchzuführen ist, un terscheidet, erzeugt sie einen Befehl für den externen Versor gungsspannungsanlegebereich 74, so daß die externe Versorgungs spannung derart eingestellt wird, daß die interne Versorgungs spannung den vorgegebenen Wert aufweist. Gemäß dem Befehl von dem Erkennungsbereich für die externe Spannung 75 regelte der externe Spannungserzeugungsbereich 74 die externe Versorgungsspannung dergestalt, daß die interne Versorgungsspannung einen vorgegebe nen Wert aufweist und legt diese an jeden DRAM 76 an. Folglich wird es möglich, einen Einbrenntest der DRAMs 76 mit einer vor gegebenen internen Versorgungsspannung durchzuführen. Nach der Einstellung der externen Versorgungsspannung wird derselbe Be trieb wie beim herkömmlichen Einbrenntest bei dem Einbrenntest apparat durchgeführt. Da die interne Versorgungsspannung direkt aus dem DRAM ausgegeben werden kann, wird es möglich, die externe Versorgungsspannung so einzustellen, daß die interne Versorgungs spannung einen vorgegebenen Wert aufweist, während diese Über wacht wird, wenn der oben erwähnte Einbrenntest durchgeführt wer den soll. Selbst wenn daher die interne Versorgungsspannung durch eine Fluktuation der Transistorparameter oder Widerstandswerte von Widerstandsmaterial variiert, kann die interne Versorgungs spannung konstant gemacht werden, so daß die interne Versorgungs spannung niemals eine exzessive Spannung oder eine niedrige Be schleunigungsspannung annimmt. Daher ist ein effektiver Test (screening) möglich. Daher können Eigenschafttests wie der Ein brenntest genau bei der Halbleitervorrichtung durchgeführt wer den.

Wenn die Halbleitervorrichtungen gemäß dem Wert der internen Ver sorgungsspannung vorab ausgewählt werden, wird es möglich, einen Einbrenntest einer Mehrzahl von Halbleitervorrichtungen zur sel ben Zeit unter Benutzung derselben externen Versorgungsspannung durchzuführen. Hierdurch wird weiter die Effizienz des Einbrenn tests verbessert. Da zusätzlich die Spannung einer internen Ver sorgungsleitung oder einer Signalleitung auf einen externen Pin für eine Überwachung ausgegeben werden kann, kann eine Defektana lyse leicht durchgeführt werden, selbst wenn die Vorrichtung ver schmolzen (eingegossen) ist.

Nachfolgend wird eine Halbleitervorrichtung gemäß der sechsten Ausführungsform beschrieben. Bei dieser Ausführungsform kann eine hohe Spannung akkurat festgestellt werden, selbst wenn die Schwellspannung des Transistors, der die Hochspannungs-Erken nungsschaltung bildet, fluktuiert, was durch Prozeßvariation oder dergleichen geschehen kann. Fig. 31 ist ein Blockschaltbild mit dem Aufbau eines Überwachungsbereichs der Halbleitervorrichtung gemäß der sechsten Ausführungsform. Dieser Überwachungsbereich unterscheidet sich vom Überwachungsbereich der Halbleitervorrich tung gemäß der ersten Ausführungsform dadurch, daß eine Hochspan nungs-Erkennungsschaltung 81 und eine Spezialmodus-Setzsignaler zeugungsschaltung 82 hinzugefügt sind.

Die Spezialmodus-Setzsignalerzeugungsschaltung 82 wird nachfol gend unter Bezug auf die Figuren beschrieben. Fig. 32 ist ein Schemadiagramm mit dem Aufbau der Spezialmodus-Setzsignalerzeu gungsschaltung 82.

Wie in Fig. 32 gezeigt, umfaßt die Spezialmodus-Setzsignalerzeu gungsschaltung 82 Flip-Flop-Schaltungen F601 und F602, ein NAND- Gatter G645 sowie ein NICHT(NOT)-Gatter G646. Die Flip-Flop- Schaltung F601 umfaßt NAND-Gatter G641 und G642. Die Flip-Flop- Schaltung F602 umfaßt NAND-Gatter G643 und G644. In die Flip- Flop-Schaltung F601 wird das Spaltenadreßpulssignal /CAS und das Zeilenadreßpulssignal /RAS eingegeben. In die Flip-Flop-Schaltung F602 wird das Zeilenadreßpulssignal /RAS und das Schreibaktivie rungssignal /WE eingegeben. Die Ausgabesignale der Flip-Flop- Schaltung F601 und F602 werden in das NAND-Gatter G645 eingege ben. Ein Ausgabesignal des NAND-Gatters G645 wird in das NICHT- Gatter G646 eingegeben. Das NICHT-Gatter G646 erzeugt ein Spezialmodus-Setzsignal B.

Der Betrieb der Spezialmodus-Setzsignalerzeugungsschaltung 82 wird nachfolgend beschrieben. Fig. 33 ist ein Zeitablaufdiagramm mit dem Betrieb der Spezialmodus-Setzsignalerzeugungsschaltung 82.

In einem anfänglichen Zustand befinden sich das Spaltenadreßpuls signal /CAS, das Zeilenadreßpulssignal /RAS und das Schreibakti vierungssignal /WE im Zustand von "H", während die Potentiale an den Knoten N621 und N622 auf "L" stehen. Daher befindet sich das Spezialmodus-Setzsignal B auf "L".

Wenn dann zum Zeitpunkt t₁ nur das Schreibaktivierungssignal /WE zum Zustand von "L" abfällt, verriegelt die Flip-Flop-Schaltung F602 dieses, so daß das Potential am Knoten N622 "H" erreicht. Da das Potential am Knoten N621 auf "L" zu diesem Zeitpunkt gehalten wird, verbleibt das Spezialmodus-Setzsignal B auf "L".

Wenn dann zum Zeitpunkt t₂ das Spaltenadreßpulssignal /CAS auf "L" abfällt, verriegelt die Flip-Flop-Schaltung F601 dieses und das Potential am Knoten N621 erreicht "H". Zu diesem Zeitpunkt erreicht das Ausgabesignal des NAND-Gatters G645 "L", und das Spezialmodus-Setzsignal B steigt auf "H" an. Dann, nachdem das Zeilenadreßpulssignal /RAS auf "L" abfällt und das Spaltenadreß pulssignal /CAS zum Zeitpunkt t₃ ansteigt, erreicht das Potential am Knoten N621 "L". Zu diesem Zeitpunkt fällt das Spezialmodus- Setzsignal B auf "L" ab. Daher gibt die Spezialmodus-Setzsignal erzeugungsschaltung 82 kontinuierlich das Spezialmodus-Setzsignal B mit dem Zustand von "H" aus, während die Potentiale an den Kno ten N621 und N622 beide "H" stehen, als Reaktion auf das Spalten adreßpulssignal /CAS, das Zeilenadreßpulssignal /RAS und das Schreibaktivierungssignal /WE.

Die Hochspannungs-Erkennungsschaltung 81 wird nachfolgend unter Bezug auf die Figuren beschrieben. Fig. 34 zeigt den Aufbau der Hochspannungs-Erkennungsschaltung 81.

Wie in Fig. 34 gezeigt, umfaßt die Hochspannungs-Erkennungs schaltung 81 eine Boostspannungs-Erzeugungsschaltung 602 (Anhe bungspannungs-Erzeugungsschaltung) sowie 611 bis 61m. Die Boost spannungs-Erzeugungsschaltung wird nachfolgend beschrieben. Fig. 35 ist ein Schemadiagramm mit dem Aufbau der Boostspannungs-Er zeugungsschaltung 602. Die weiteren Boostspannungs-Erzeugungs schaltungen 611 bis 61m weisen denselben Aufbau auf wie die Boostspannungs-Erzeugungsschaltung 602.

Wie in Fig. 35 gezeigt, weist die Boostspannungs-Erzeugungs schaltung 602 n-Kanal MOS-Transistoren Q631 bis Q633, NICHT(NOT)- Gatter G651 bis G653 sowie einen Kondensator C601 auf. Das Spe zialmodus-Setzsignal B wird in den Drain des Transistors Q631 eingegeben. Das Gate des Transistors Q631 ist mit der internen Versorgungsspannung IV_CC verbunden, und der Transistor Q631 befin det sich stets im eingeschalteten Zustand. Der Source des Transi stors Q631 ist mit dem Gate des Transistors Q632 sowie mit dem Kondensator C601 verbunden und erzeugt ein Boost-Pegelsignal C. Der Transistor Q632 ist mit seinem Drain mit der internen Versor gungsspannung IV_CC und mit seinem Source mit dem Drain des Transi stors Q633 und mit dem Kondensator C601 verbunden. Der Transistor Q633 ist mit seinem Gate mit dem NICHT-Gatter G653 und mit seinem Source mit dem Erdpotential verbunden. Die NICHT-Gatter G651 bis G654 sind in Reihe verbunden, und das Spezialmodus-Setzsignal B wird in das NICHT-Gatter G651 eingegeben.

Der Betrieb der Anhebungsspannungs-Erzeugungsschaltung (Boost spannungs-Erzeugungsschaltung) 602 mit dem obigen Aufbau wird nachfolgend beschrieben. Fig. 36 ist ein Zeitablaufdiagramm mit dem Betrieb der Boostspannungs-Erzeugungsschaltung 602.

Wenn das Spezialmodus-Setzsignal B auf "L" steht, befindet sich das Potential am Knoten N632 auf "H". Daher schaltet der Transi stor Q633 ein, und das Potential am Knoten N631 und das Boost-Pe gelsignal C erreicht "L". Wenn das Spezialmodus-Setzsignal B "H" erreicht, erreicht das Boost-Pegelsignal C den Pegel von IV_CC-V_th. Hier steht V_th für die Schwellspannung des Transistors Q631. Da zu diesem Zeitpunkt das Potential des Knotens N631 auf "L" gehalten wird, wird der Transistor C631 bis zum Zeitpunkt t₂ mit der Span nung von IV_CC-V_th geladen.

Das Spezialmodus-Setzsignal B wird durch NICHT-Gatter G651 bis G653 verzögert, und zum Zeitpunkt t₂ fällt der Knoten N632 auf "L". Daher schaltet der Transistor Q633 aus, und das Potential am Knoten N631 steigt auf den Pegel von IV_CC-2·Vt_th. Als Ergebnis wird theoretisch das Boost-Pegelsignal C auf dem Pegel von 2·IV_CC-3·V_th (=IV_CC+α) angehoben, durch die kapazitive Kopplung des Kondensa tors C601.

Wie in Fig. 34 gezeigt, wird die Hochspannungs-Erkennungsschal tung 81 beschrieben. Die Hochspannungs-Erkennungsschaltung 81 umfaßt ferner n-Kanal MOS-Transistoren Q601 bis Q60x, Q621, Q622, Q611 bis Q61m, NICHT-Gatter G621 bis G62m sowie NAND-Gatter G631 bis G63m.

Der Transistor Q601 ist mit seinem Gate und Drain mit einem ex ternen Anschluß PA1 verbunden, und mit seinem Source mit dem Gate und dem Drain des Transistors A602 verbunden. Entsprechend sind x Transistoren Q601 bis Q60x als Dioden in Reihe verbunden. m Tran sistoren Q611 bis Q61m sind jeweils parallel mit den Transistoren Q60k bis Q60x verbunden. Die Transistoren Q611 bis Q61m sind mit Hochspannungs-Erzeugungsschaltungen 611 bis 61m an ihren Gates verbunden. Der Transistor Q621 ist mit seinem Drain mit den Sour ces der Transistoren Q60x und Q61m verbunden, sein Source ist mit dem Drain des Transistors Q622 verbunden, und sein Gate ist mit der Hochspannungs-Erzeugungsschaltung 602 verbunden. Der Source des Transistors Q622 ist mit dem Erdpotential verbunden, und sein Gate ist mit der internen Versorgungsspannung IV_CC verbunden. m NAND-Gatter G631 bis G63m sind mit m externen Anschlüssen PA_n+1 bis PA_n+m mit jeweils einem Eingabeanschluß verbunden, und in den anderen Eingabeanschluß wird ein Spezialmodus-Setzsignal B, das von der Spezialmodus-Setzsignalerzeugungsschaltung 82 erzeugt wird, eingegeben. Im Fall eines DRAM werden Adreßanschlüsse (PINs), in welche nicht für den Adreßschlüssel benutzte Adreßsi gnale eingegeben werden, als externe Pins PA_n+1 bis PA_n+m benutzt. Der Adreßschlüssel bedeutet, daß ein spezieller Schlüssel benutzt wird, zum Setzen eines gewissen aus einer Mehrzahl von Testmodi. Daher kann ein vorgegebenes Signal in die externen Anschlüsse PA_n+1 bis PA_n+m eingegeben werden, ohne Einfluß auf das Setzen des Testmodus.

Die Ausgabeanschlüsse der NAND-Gatter G631 bis G63m sind jeweils mit Eingabeanschlüssen von NICHT-Gattern G621 bis G62m verbunden. Die Ausgabeanschlüsse der NICHT-Gatter G621 bis G62m sind mit Boostspannungs-Erzeugungsschaltungen 611 bis 61m verbunden.

Im Unterschied zum Transistor Q4 bei der in Fig. 2 gezeigten Hochspannungs-Erkennungsschaltung 111 wird ein Transistor Q622 mit einem niedrigen Einschaltwiderstand bei der Hochspannungs- Erkennungsschaltung 81 benutzt. Dies dient zum Verbessern der An stiegscharakteristik des Hochspannungs-Erkennungssignals SHV.

Der Betrieb der wie oben aufgebauten Hochspannungs-Erkennungs schaltung 81 ist wie folgt. Da die interne Versorgungsspannung IV_CC in das Gate des Transistors Q622 eingegeben wird, befindet sich der Transistor 622 stets im eingeschalteten Zustand. Wenn das Zeilenadreßpulssignal /RAS, das Spaltenadreßpulssignal /CAS und das Schreibaktivierungssignal /WE auf "L" stehen, befinden sich das Spezialmodus-Setzsignal B und das Boost-Pegelsignal C im Zustand von "L", und daher ist der Transistor Q621 ausgeschaltet. Folglich ist das Potential am Knoten N602 auf "L", und das aus der Hochspannungs-Erkennungsschaltung 81 ausgegebene Hochspan nungs-Erkennungssignal SHV wird auf "L" stehen.

Wenn das Zeilenadreßpulssignal /RAS, das Spaltenadreßpulssignal /CAS und das Schreibaktivierungssignal /WE mit dem WCBR-Timing eingegeben werden, und eine Spannung V höher als der "H"-Pegel des normalen Eingabesignals in den externen Pin PAi eingegeben wird, findet der folgende Betrieb statt. Zuerst erreicht das Spe zialmodus-Setzsignal B "H", und das Boost-Pegelsignal C erreicht den Pegel der Boostspannung (IV_CC+α). Die Boostspannung (IV_CC+α) ist höher als das Potential am Knoten N603 um zumindest die Schwellspannung V_th. Währenddessen wird die Spannung des Signals, das mit hoher Spannung V in den externen Anschluß PAi eingegeben wird, um die Schwellspannung V_th abgesenkt, entsprechend der An zahl von Transistoren Q601 bis Q60x. Daher würde das Potential am Knoten N603 zu V-x·V_th. Da allerdings der Transistor Q622 einge schaltet ist, wird das Potential am Knoten N603 zu V-x·V_th-(IV_CC- V_th). Da ein Signal mit dem Pegel der angehobenen Spannung (Boost spannung) (IV_CC+α) in das Gate des Transistors Q621 eingegeben worden ist, befindet er sich stets im eingeschalteten Zustand, so daß die Potentiale an den Knoten Q603 und Q608 zueinander gleich werden, wodurch ein Hochspannungs-Erkennungssignal SHV mit dem Pegel von V-x·V_th-(IV_CC-V_th) ausgegeben wird.

Die Spannungen der Hochspannungs-Erkennungsschaltungen 81 werden nachfolgend genauer beschrieben. Wenn angenommen wird, daß V=8,0(V), IV_CC=3,3(V), V_th=0,7(V) und x=6, dann würde die Spannung des Hochspannungs-Erkennungssignals SHV 1,2(V) betragen. Diese Spannung ist ausreichend zum Invertieren des Ausgangs des in Fig. 22 gezeigten NAND-Gatters G104, und daher kann eine Erkennung einer Hochspannung für das erste Timing-Erkennungssignal 112 si gnalisiert werden.

Wenn eine Spannung von V=6,5(V) als Maximalwert der Eingabespan nung in die Vorrichtung eingegeben wird, gilt das V-x·V_th<V_CC-V_th, so daß das Hochspannungs-Erkennungssignal SHV mit dem Pegel von "L" ausgegeben wird. Daher kann das Hochspannungs-Erkennungssi gnal SHV nur auf "H" gebracht werden, wenn eine hohe Spannung V höher als der Pegel von "H" des normalen Eingabesignals in den externen Anschluß PAi eingegeben wird.

Der Betrieb, wenn die Schwellspannung V_th der Transistoren Q601 bis Q60x erhöht wird, durch Variation des Prozesses, wird be schrieben. Wenn V_th zu V_th=0,(V) beispielsweise wird, würde die Spannung des Hochspannungs-Erkennungssignals SHV 0,7(V) betragen, so daß der Ausgang des NAND-Gatters G104 aus Fig. 22 nicht in vertiert werden kann. Daher kann die Erkennung von hoher Spannung nicht an die Timing-Erkennungsschaltung 112 signalisiert werden.

Fig. 37 ist ein Zeitablaufdiagramm mit dem Betrieb der Hochspan nungs-Erkennungsschaltung 81 im oben beschriebenen Fall. Wenn das Zeilenadreßpulssignal /RAS, das Spaltenadreßpulssignal /CAS und das Schreibaktivierungssignal /WE mit dem WCBR-Timing eingegeben werden, steigt das Spezialmodus-Setzsignal B an. Wenn das Adreß signal A_n+m, das in den externen Pin PA_n+m eingegeben wird, angeho ben wird, erreicht das Potential am Knoten N605 "H"-Pegel, und die Boostspannungs-Erzeugungsschaltung 61m erzeugt ein Signal mit dem Pegel der Boostspannung (IV_CC+α) für das Gate des Transistors Q61m. Folglich schaltet der Transistor Q61m ein, und das Potenti al am Knoten N608 erreicht V-(x-1)·V_th, daher erhöht um das Poten tial des Schwellspannungswerts V_th. Bei dem oben beschriebenen spezifischen Beispiel wird die Spannung des Hochspannungs-Erken nungssignals SHV 1,5(V) betragen, ausreichend zum Invertieren des Ausgabesignals des in Fig. 22 gezeigten NAND-Gatters G104, und daher kann die Erkennung hoher Spannung an die erste Timing-Er kennungsschaltung 112 signalisiert werden.

Wenn die Ausgabe des NAND-Gatters G104 selbst durch den oben be schriebenen Betrieb nicht invertiert wird, ist es möglich, das Potential am Knoten N608 um das Potenti 05228 00070 552 001000280000000200012000285910511700040 0002004336884 00004 05109al des Schwellspannungs werts V_th anzuheben, durch Eingeben eines Adreßsignals mit "H" in den nächsten externen Pin PA_n+m-1 (nicht gezeigt), so daß der Tran sistor Q61m-1 eingeschaltet wird. Durch Wiederholen dieses Be triebs wird es möglich, das Ausgabesignal des NAND-Gatters D104 fehlerlos zu invertieren, durch Eingeben des hohen Potentials V, das ein konstantes Potential darstellt, über den externen Pin PAi. Selbst wenn daher der Pegel zum Erkennen der Hochspannung V sich ändert, durch Fluktuation der Schwellspannung V_th gemäß einer Prozeßvariation oder dergleichen, kann eine konstante Hochspan nung V erkannt werden, so daß ein fehlerhafter Betrieb verhindert werden kann und die Zuverlässigkeit der Vorrichtung verbessert werden kann.

Ein zweites Beispiel der Hochspannungs-Erkennungsschaltung 81 wird nachfolgend unter Bezug auf die Figuren beschrieben. Figur 38 zeigt einen Aufbau der Hochspannungs-Erkennungsschaltung gemäß dem zweiten Beispiel. In Fig. 38 werden dieselben Bereiche wie bei der in Fig. 34 gezeigten Hochspannungs-Erkennungsschaltung mit denselben Bezugszeichen versehen, und deren Beschreibung wird nicht wiederholt.

Wie in Fig. 38 gezeigt, umfaßt die Hochspannungs-Erkennungs schaltung eine Boostspannungs-Erzeugungsschaltung 602, n-Kanal MOS-Transistoren Q601 bis Q60x, Q621, Q622, Q702, Q711 bis Q71m, Q721 bis Q72m sowie einen p-Kanal MOS-Transistor Q701.

Der Transistor Q701 weist einen relativ hohen Einschaltwiderstand auf. Der Drain des Transistors Q701 ist mit der internen Versor gungsspannung IV_CC verbunden, und dessen Gate ist mit dem Erdpo tential verbunden. Der Source des Transistors Q701 ist mit dem Gate des Transistors Q622 verbunden, und mit dem Gate und dem Drain des Transistors Q701. Das Gate des Transistors Q711 und dessen Drain ist mit dem Source des Transistors Q702 verbunden. Entsprechend sind die Transistoren bis zu Q71m in Reihe verbun den, und der Transistor Q71m ist mit seinem Source mit dem Erdpo tential verbunden. Daher sind y (=m+1) Transistoren Q702, Q711 bis Q71m als Dioden in Reihe verbunden. m Transistoren Q721 bis Q72m sind parallel mit den Transistoren Q711 bis Q71m verbunden, und die Gates der Transistoren Q721 bis Q71m sind mit externen Anschlüssen PA_n+1 bis PA_n+m verbunden.

Der Betrieb der Hochspannungs-Erkennungsschaltung mit dem obigen Aufbau ist wie folgt. Das Potential am Gate des Transistors Q622 befindet sich auf y·V_th, und das Hochspannungs-Erkennungssignal SHV steigt an, wenn V-x·V_th<y·V_th-V_th.

Unter der Annahme, daß die Schwellspannung V_th nach oben verscho ben wird, durch eine Prozeßschwankung oder dergleichen, bleibt V- x·V_th<y·V_th-V_th. Wenn ein Adreßsignal A_n+1 mit "H" in den externen Anschluß PA_n+1 eingegeben wird, schaltet der Transistor Q721 ein, und der Spannungsabfall durch die Schwellspannung V_th des als Dio de verbundenen Transistors Q711 kann vernachlässigt werden. Daher wird das Potential am Gate des Transistors Q622 zu (y-1)·V_th, ab gesenkt um die Schwellspannung V_th. Als Ergebnis kann die Bedin gung von V_x·V_th<(y-2)·V_th erfüllt werden. Daher kann das Hochspan nungs-Erkennungssignal SHV auf "H" angehoben werden, das Ausgabe signal des NAND-Gatters G104 aus Fig. 22 kann invertiert werden, und daher kann die Erkennung hoher Spannung an die erste Timing- Signalerkennungsschaltung 112 signalisiert werden.

Wenn die Schwellspannung V_th noch weiter nach oben geändert wird, werden die Transistoren Q722 bis Q72m eingeschaltet, durch auf einanderfolgendes Eingeben von Adreßsignalen A_n+2 bis A_n+m, die auf "H" stehen, in externe Pins PA_n+2 bis PA_n+m. Folglich wird die Ga tespannung des Transistors Q622 abgesenkt, das Hochspannungs-Er kennungssignal SHV auf "H" angehoben, das Ausgabesignal des NAND- Gatters G104 invertiert, und die Erkennung der Hochspannung kann der ersten Timing-Signalerkennungsschaltung 112 signalisiert wer den.

Selbst wenn bei dem oben beschriebenen Betrieb die Schwellspan nung V_th relativ hoch fluktuiert, kann die Erkennung einer hohen Spannung einfach der ersten Timing-Signalerkennungsschaltung 112 signalisiert werden, wobei die Hochspannung V, die in den exter nen Pin PAi eingegeben wird, konstant gehalten wird.

Die oben beschriebenen Hochspannungs-Erkennungsschaltung kann nicht nur auf die Status-Erkennungsschaltung 1 angewendet werden, sondern auch auf jede andere Halbleitervorrichtung, die einem vorgegebenen Test als Reaktion auf ein vorgegebenes hohes, extern eingegebenes Spannungssignal ausgesetzt wird.

Claims

1. Schaltungsanordnung zum Anlegen eines Potentials (IV_CC, V_PP, VL) an einem vorbestimmten internen Knoten einer Halbleitervor richtung an einen externen Anschluß (PD) der Halbleitervorrich tung in einem vorbestimmten Modus, mit einer ersten Bezeichnungssignal-Ausgabevorrichtung (11, 31, 112, 41-4m), die auf ein externes Signal (/PAS, /CAS, /WE, Ai, A1-Am) reagiert, zum Ausgeben eines ersten Bezeichnungssignals (SIGE) zum Bezeichnen des vorbestimmten Modus, einer zweiten Bezeich nungssignal-Ausgabevorrichtung (12, 15, 16), die auf das externe Signal (/RAS, /CAS, /WE, A1-Am) und auf das erste Bezeichnungs signal (SIGE) reagiert, zum Ausgeben eines zweiten Bezeichnungs signals (IVE, IVE₁-IVE_n) zum Bezeichnen der Ausgabe des Poten tials (IV_CC, IV_PP, VL) des vorbestimmten internen Knotens, und einer Ausgabevorrichtung (2, 21-2n), die auf das zweite Bezeich nungssignal (IVE, IVE₁-IVE_n) reagiert, zum Ausgeben des Poten tials (IV_CC, IV_PP, VL) des vorbestimmten internen Knotens an den externen Anschluß (PD).

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß das externe Signal (/PAS, /CAS, /WE, Ai, A1-Am) ein erstes externes Steuersignal (/RAS, /CAS, /WE, Ai, A1-Am) und ein zwei tes externes Steuersignal (/RAS, /CAS, /WE) aufweist.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeich net, daß
das erste externe Steuersignal (/RAS, /CAS, /WE, Ai) ein Hochpo tentialsignal (Ai) aufweist, mit einem Potential höher als ein normalerweise eingegebenes hohes Potential, und
die erste Bezeichnungssignal-Ausgabevorrichtung (11) eine Hoch spannungs-Erkennungsvorrichtung (111) aufweist, die auf das Hoch potentialsignal (Ai) reagiert, zum Ausgeben eines Hochpotential- Erkennungssignals (SHV), und
eine Timing-Erkennungsvorrichtung (112), die auf das erste Steu ersignal (/RAS, /CAS, /WE) mit Ausnahme des Hochpotentialsignals (Ai) reagiert, und die auf das Hochpotential-Erkennungssignal (SHV) reagiert, zum Ausgeben des ersten Bezeichnungssignals SI- GE).

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeich net, daß
die Halbleitervorrichtung ein dynamischer Speicher für wahlfreien Zugriff ist,
das erste externe Steuersignal (/RAS, /CAS, /WE, Ai) ein Zeilen adreßpulssignal (/RAS), ein Spaltenadreßpulssignal (/CAS), ein Schreibaktivierungssignal (/WE) sowie ein Adreßsignal (Ai) auf weist, und
das Hochpotentialsignal (Ai) das Adreßsignal (Ai) ist.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeich net, daß
das Schreibaktivierungssignal (/WE) und das Spaltenadreßpulssi gnal (/CAS), die in einem aktiven Zustand sind, eingegeben wer den, das Zeilenadreßpulssignal (/RAS), das in dem aktiven Zustand ist, danach eingegeben wird, und das Hochspannungs-Erkennungssi gnal (SHV), das im aktiven Zustand ist, eingegeben wird,
die erste Timing-Erkennungsschaltung (112) das erste Bezeich nungssignal (SIGE) als Reaktion auf ein Timing der Änderung des Zeilenadreßpulssignals (/RAS) vom aktiven Zustand in einen inakti ven Zustand setzt.

6. Schaltungsanordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß
das Schreibaktivierungssignal (/WE) und das Spaltenadreßpulssi gnal (/CAS) in einem inaktiven Zustand sind,
die erste Timing-Erkennungsschaltung (112) das erste Bezeich nungssignal (SIGE) als Reaktion auf ein Timing einer Änderung des Zeilenadreßpulssignal (/RAS) von einem aktiven Zustand in den inaktiven Zustand zurücksetzt.

7. Schaltungsanordnung nach einem der Ansprüche 4 bis 5, da durch gekennzeichnet, daß wenn das Schreibaktivierungssignal (/WE) in einem inaktiven Zu stand und das Spaltenadreßpulssignal (/CAS) in einem aktiven Zu stand eingegeben werden, die erste Timing-Erkennungsschaltung (112) das erste Bezeichnungssignal (SIGE) als Reaktion auf ein Timing der Änderung des Zeilenadreßpulssignal (RAS) vom aktiven Zustand in den inaktiven Zustand zurücksetzt.

8. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeich net, daß das zweite externe Steuersignal (/RAS, /CAS, /WE) sich von einem Signal (Φ_B) unterscheidet, das das erste Bezeichnungssignal zurück setzt.

9. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeich net, daß
die Halbleitervorrichtung ein dynamischer Speicher für wahlfreien Zugriff ist, und
das zweite externe Steuersignal (/RAS, /CAS, /WE) ein Zeilen adreßpulssignal (/RAS), ein Spaltenadreßpulssignal (/CAS) sowie ein Schreibaktivierungssignal (/WE) aufweist.

10. Schaltungsanordnung nach einem der Ansprüche 2, 3, 8 oder 9, da durch gekennzeichnet, daß
die erste Bezeichnungssignal-Ausgabevorrichtung (11) aufweist:
eine Zählbetriebssteuervorrichtung (311), die auf das erste ex terne Steuersignal (/RAS, /CAS, /WE) reagiert, zum Ausgeben eines Zählbetriebssteuersignals (Φ_A, Φ_B), zum Steuern einer Zählopera tion, und
eine Zählvorrichtung (312), die auf das Zählbetriebssteuersignal (Φ_A, Φ_B) reagiert, zum Zählen einer Änderung des Status des ersten externen Steuersignals (/CAS) und zum Ausgeben des ersten Be zeichnungssignals, wenn die gezählten Werte einen vorbestimmten Wert erreichen.

11. Schaltungsanordnung nach Anspruch 10, dadurch gekennzeich net, daß
die Halbleitervorrichtung ein dynamischer Speicher für wahlfreien Zugriff ist und
das erste externe Steuersignal (/RAS, /CAS, /WE, Ai) ein Zeilen adreßpulssignal (/RAS), ein Spaltenadreßpulssignal (/CAS) sowie ein Schreibaktivierungssignal (/WE) aufweist.

12. Schaltungsanordnung nach einem der Ansprüche 4 bis 7, da durch gekennzeichnet, daß
die erste Bezeichnungssignal-Ausgabevorrichtung (11) aufweist:
eine Zählbetriebssteuervorrichtung (311), die auf das zweite ex terne Steuersignal (/RAS, /CAS, /WE) reagiert, zum Ausgeben eines Zählbetriebssteuersignals (Φ_A, Φ_B) zum Steuern einer Zählopera tion, und
eine Zählvorrichtung (312), die auf das Zählbetriebssteuersignal (Φ_A, Φ_B) reagiert, zum Zählen einer Änderung des Status des zweiten externen Steuersignals (/CAS) und zum Ausgeben des ersten Be zeichnungssignals, wenn die gezählten Werte einen vorbestimmten Wert erreichen.

13. Schaltungsanordnung nach Anspruch 11 oder 12, dadurch gekennzeich net, daß
die Zählbetriebssteuervorrichtung (311), nachdem das Schreibakti vierungssignal (/WE) und das Spaltenadreßpulssignal (/CAS), die in einem aktiven Zustand sind, eingegeben sind, ein Zählbetriebs startsignal (Φ_A) erzeugt, zum Bezeichnen des Starts eines Zählbe triebs, für die Zählvorrichtung (312), als Reaktion auf ein Ände rungstiming des Zeilenadreßpulssignals (/RAS) von einem inaktiven Zustand in den aktiven Zustand, und
die Zählvorrichtung (312) die Statusänderung des Spaltenadreß pulssignals (/CAS) als Reaktion auf das Zählbetriebsstartsignal (Φ_A) zählt.

14. Schaltungsanordnung nach Anspruch 11 oder 12, dadurch gekennzeich net, daß
die Zählbetriebssteuervorrichtung (311) dann, wenn das Spalten adreßpulssignal (/CAS) im aktiven Zustand ist und das Schreibak tivierungssignal (/WE) im inaktiven Zustand ist, ein Reset-Signal (Φ_B) erzeugt, zum Bezeichnen des Zurücksetzens des ersten Be zeichnungssignals für die Zählvorrichtung (312), als Reaktion auf ein Änderungstiming des Zeilenadreßpulssignal (/RAS) vom inakti ven Zustand in den aktiven Zustand, und
die Zählvorrichtung (312) das erste Bezeichnungssignal als Reak tion auf das Reset-Signal (Φ_B) zurücksetzt.

15. Schaltungsanordnung nach einem der Ansprüche 2 bis 14, da durch gekennzeichnet, daß
die zweite Bezeichnungssignal-Ausgabevorrichtung (12, 15, 16, 41- 4m) aufweist:
eine Auswahlvorrichtung (15, 16, 41-4m) zum Auswählen des vorbe stimmten internen Knotens auf der Basis eines dritten externen Steuersignals (Ai-Am) zum Auswählen des vorbestimmten internen Knotens, und zum Ausgeben eines dritten Bezeichnungssignals (Fa_a1 bis F_an), zum Bezeichnen der Ausgabe des Potentials des internen Knotens, der durch die Auswahlvorrichtung ausgewählt worden ist, und
wobei die Ausgabevorrichtung (21 bis 2n) das Potential (IV_CC, V_PP, VL) des ausgewählten vorbestimmten internen Knotens an den exter nen Anschluß (PD) ausgibt, als Reaktion auf das zweite und dritte Bezeichnungssignal.

16. Schaltungsanordnung nach Anspruch 2, da durch gekennzeichnet, daß
das erste externe Steuersignal (/RAS, /CAS, /WE, A1-Am) eine Mehrzahl von Hochpotentialsignalen (A1-Am) aufweist, mit einem höheren Potential als ein normalerweiseeingegebenes hohes Poten tial,
die Hochpotentialsignale (A1-Am) Auswahlsignale (A1-Am) sind, zum Auswählen des vorbestimmten internen Knotens,
die erste Bezeichnungssignal-Ausgabevorrichtung (112, 15, 41-4m) aufweist:
eine Mehrzahl von Hochpotential-Erkennungsvorrichtungen (41-4m), die auf die Mehrzahl von Hochpotentialsignalen (A1-Am) reagieren, zum Ausgeben einer Mehrzahl von ersten Hochpotential-Erkennungs signalen (SHV1-SHVm),
eine zweite Hochpotential-Erkennungsvorrichtung (15), die auf die Mehrzahl von ersten Hochpotential-Erkennungssignalen (SHV1-SHVm) reagiert, zum Ausgeben eines zweiten Hochpotential-Erkennungssi gnals (SHV) und
eine erste Timing-Erkennungsvorrichtung (112), die auf das exter ne Steuersignal (/RAS, /CAS, /WE) mit Ausnahme des Hochpotential signals (A1-Am) sowie auf das zweite Hochpotential-Erkennungssi gnal (SHV) reagiert, zum Ausgeben des ersten Bezeichnungssignals (SIGE),
wobei die zweite Bezeichnungssignal-Ausgabevorrichtung (12, 15, 16) aufweist:
eine zweite Timing-Erkennungsvorrichtung (12), die auf das erste Be zeichnungssignal (SIGE) und auf das zweite externe Steuersignal (/RAS, /CAS, /WE) reagiert, zum Ausgeben eines Potentialausgabe bezeichnungssignals (IVE) zum Bezeichnen der Ausgabe des Potenti als des internen Knotens,
eine Auswahlvorrichtung für einen internen Knoten (15), die auf das erste Hochpotential-Erkennungssignal (SHV1 bis SHV) reagiert, zum Ausgeben eines Auswahlsignals für einen internen Knoten (F_a1- F_an) zum Auswählen des vorbestimmten internen Knotens, und eine Auswahlvorrichtung (16), die auf das Potentialausgabebe zeichnungssignal (IVE) und das Auswahlsignal für einen internen Knoten (F_a1-F_an) reagiert, zum Ausgeben einer Mehrzahl von zweiten Bezeichnungssignalen (IVE₁-IVE₂), zum Bezeichnen der Ausgabe des Potentials (IV_CC, V_PP, VL) des internen Knotens, der durch die Auswahlvorrichtung für einen internen Knoten (15) ausgewählt wor den ist, und
wobei die Ausgabevorrichtung (21-2n) aufweist:
eine Mehrzahl von Ausgabevorrichtungen (21-2n), die auf die Mehr zahl von zweiten Bezeichnungssignalen ((IVE₁-IVE₂) reagieren, zum Ausgeben eines Potentials (IV_CC, V_PP, VL) des bezeichneten inter nen Knotens.

17. Schaltungsanordnung nach Anspruch 15, dadurch gekennzeich net, daß
die Halbleitervorrichtung ein dynamischer Speicher für wahlfreien Zugriff ist,
das erste externe Steuersignal (/RAS, /CAS, /WE, Ai, A1-Am) ein Zeilen adreßpulssignal (/RAS), ein Spaltenadreßpulssignal (/CAS), ein Schreibaktivierungssignal (/WE) sowie ein Adreßsignal (A1-Am) aufweist,
das Hochpotentialsignal (A1-Am) ein Adreßsignal (A1-Am) aufweist, und
das zweite externe Steuersignal (/RAS, /CAS, /WE), ein Zeilen adreßpulssignal (/RAS), ein Spaltenadreßpulssignal (/CAS) sowie ein Schreibaktivierungssignal (/WE) aufweist.

18. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeich net, daß
das erste externe Steuersignal (/RAS, /CAS, /WE, Ai, A1-Am) ein Hochpo tentialsignal (Ai) aufweist, das ein Potential höher als ein nor malerweise eingegebenes hohes Potential aufweist,
die erste Bezeichnungssignal-Ausgabevorrichtung (81, 82, 112) aufweist:
eine Erkennungsbetriebssteuervorrichtung (82), die auf das erste externe Steuersignal (/RAS, /CAS, /WE) mit Ausnahme des Hochpo tentialsignals (Ai) reagiert, zum Ausgeben eines Erkennungsbe triebssteuersignals (B) zum Steuern eines Hochpotential-Erken nungsbetriebs,
eine Hochpotential-Erkennungsvorrichtung (81), die auf das Erken nungsbetriebssteuersignal (B) und das Hochpotentialsignal (Ai) reagiert, zum Ausgeben eines Hochpotential-Erkennungssignals (SHV) und
eine Timing-Erkennungsschaltung (112), die auf das erste externe Steuersignal (RAS, /CAS, /WE) mit Ausnahme des Hochpotentialsi gnals (Ai) sowie auf das Hochpotential-Erkennungssignal (SHV) reagiert, zum Ausgeben des ersten Bezeichnungssignals (SIGE), wobei die Hochpotential-Erkennungsvorrichtung (81) aufweist:
eine Spannungsabsenkungsvorrichtung (Q601-Q60x) zum Konvertieren des Hochpotentialsignals (Ai) auf ein Signal eines zweiten Poten tials durch Absenken der Spannung um eine erste Spannung,
eine Erkennungsvorrichtung (602, Q621, Q622, Q701, Q702, Q711- Q71m) zum Ausgeben des Hochpotential-Erkennungssignals (SHV), wenn das Potential des Signals des zweiten Potentials höher als ein drittes Potential ist, und
eine Einstellvorrichtung (Q611-Q61m, 611-61m, G621-G62m, G631- G63m, Q721-Q72m) zum Einstellen der ersten Spannung oder des dritten Potentials.

19. Schaltungsanordnung nach Anspruch 18, dadurch gekennzeich net, daß
die Spannungsabsenkungsvorrichtung (Q601-60x) eine erste n-Typ Transistorgruppe (Q601-Q60x) aufweist, bestehend aus einer Mehr zahl von als Diode verbundenen n-Typ Transistoren (Q601-Q60x), die in Reihe verbunden sind,
wobei die Erkennungsvorrichtung (602, Q621, Q622) aufweist:
eine Boostspannungs-Erzeugungsschaltung (602), die auf ein Steu ersignal (B) reagiert, zum Ausgeben eines ersten Boost-Signals (C) eines angehobenen Potentials,
einen ersten n-Typ Transistor (Q621), der mit ersten n-Typ Tran sistorgruppe (Q601-Q60x) verbunden ist und an seinem Gate das erste Boost-Signal (C) empfängt, und
einen zweiten n-Typ Transistor (Q622), der zwischen dem ersten n-Typ Transistor (Q621) und dem Erdpotential verbunden ist und an seinem Gate eine Versorgungsspannung IV_CC empfängt,
wobei die Einstellvorrichtung (611-61m, G621-G62m, G631-G63m) zum Einstellen der zweiten Spannung aufweist:
eine zweite Boostspannungs-Erzeugungsvorrichtung (611-61m), G621- G62m, G631-G63m), die auf ein Einstellsignal (A_n+1-A_n+m) reagiert, zum Einstellen der zweiten Spannung zum Ausgeben eines zweiten Boost-Signals mit einem angehobenen Potential, und
eine zweite n-Typ Transistorgruppe (Q611-Q61m), die parallel mit einem Teil der ersten n-Typ Transistorgruppe (Q601-Q60x) verbun den ist und an ihrem Gate das zweite Boost-Signal empfängt.

20. Schaltungsanordnung nach Anspruch 18, dadurch gekennzeich net, daß
die Spannungsabsenkungsvorrichtung (Q601-Q60x) eine erste n-Typ Transistorgruppe (Q601-Q60x) aufweist, bestehend aus einer Mehrzahl von als Diode verbundenen und in Reihe verbundenen n-Typ Transi storen (Q601-Q60x),
wobei die Erkennungsvorrichtung (602, Q621, Q622, Q701, Q702, Q711-Q71m) aufweist:
eine erste Boostspannungs-Erzeugungsvorrichtung, die auf ein Steuersignal (B) zum Ausgeben eines ersten Boost-Signals (C) mit einem angehobenen Potential reagiert,
einen ersten n-Typ Transistor (Q621), der mit der ersten n-Typ Transistorgruppe (Q601-Q60x) verbunden ist und an seinem Gate das erste Boost-Signal (C) empfängt,
einen p-Typ Transistor (Q701), der mit einer Versorgungsspannung (IV_CC) verbunden ist und an seinem Gate das Erdpotential empfängt,
eine zweite n-Typ Transistorgruppe (Q702, Q711-Q71m), die mit dem p-Typ Transistor (Q701) verbunden ist und eine Mehrzahl von als Diode verbundenen und in Reihe verbundenen n-Typ Transistoren (Q702, Q711-Q71m) aufweist, und
einen zweiten n-Typ Transistor (Q622), der zwischen dem ersten n-Typ Transistor (Q621) und dem Erdpotential verbunden ist und an seinem Gate eine Ausgabe aus einem Kontaktknoten zwischen dem p-Typ Transistor (Q701) und der zweiten n-Typ Transistorgruppe (Q702, Q711-Q71m) empfängt, und
wobei die Einstellvorrichtung (Q721-Q72m) zum Einstellen eines vierten Potentials aufweist:
einen dritten n-Typ Transistor (Q721-Q72m), der parallel mit ei nem Teil der zweiten n-Typ Transistorgruppe (Q702, Q711-Q71m) verbunden ist und an seinem Gate ein Einstellsignal (A_n+1-A_n+m), zum Einstellen des vierten Potentials.

21. Schaltungsanordnung nach einem der Ansprüche 2 bis 20, gekennzeichnet durch eine Absenkungsspannungs-Erzeugungsvorrichtung (60) zum Erzeugen einer abgesenkten Spannung (IV_CC), die erhalten wird durch Absen ken einer extern angelegten Spannung (V_CC), wobei das Potential (IV_CC) des vorbestimmten internen Knotens die abge senkte Spannung (IV_CC) ist.