JPH02162756A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、例えばダイナ
ミック型ＲＡＭ　（ランダム・アクセス・メモリ）のよ
うに基板バックバイアス電圧発生回路を内蔵したものに
利用して有効な技術に関するものである。

〔従来の技術〕

ダイナミック型ＲＡＭにおいては、動作の高速化等のた
めに基板に負電圧のバックバイアス電圧を供給する電圧
発生回路が内蔵されている。このような基板バックバイ
アス電圧を形成する回路について、特願昭６０−２６１
２３０号がある。

〔発明が解決しようとする課題〕

ダイナミック型ＲＡＭ等のように基板バイアス電圧発生
回路を内蔵した半導体集積回路装置では、ＭＯＳＦＥＴ
等のような素子の特性が基板バイアス電圧の影響を受け
るものであるにかかわらず、その電圧が所望の電位にあ
るか否かの判定については同等配慮されていない、すな
わち、半導体つエバ上のブロービングテストでは、半導
体ウェハにより全チップが短絡状態であるため基板バッ
クバイアス電圧発生回路に対する負荷が増大となり、内
蔵の電圧発生回路では基板電位を負電位にすることがで
きない、そのため、基板（半導体ウェハ）にテスト用の
負電圧を供給して各チップの動作試験を行うものである
。そして、各半導体集積回路装置が完成された状態では
、その基板電位を測定する手段が内から、回路動作から
基板電圧発生回路に動作不備が存在することを推定する
にすぎない。したがって、上記のようなダイナミック型
ＲＡＭでは、膨大なテストパターンの解析結果から基板
バックバイアス電圧の不備を推定することになるためテ
スト時間が長くなるとともに、基板電流供給能力が不十
分な基板バックバイアス電圧発生回路についてはそれを
精度よく判定することが事実上不可能であるため信頼性
にも大きな問題を残すものとなる。

この発明の目的は、基板バックバイアス電圧を測定する
機能を付加した半導体集積回路装置を提供することにあ
る。

この発明の他の目的は、端子数を増加させることなく、
基板バイアス電圧の測定を実現した半導体集積回路装置
を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、基板バックバイアス電圧発生回路により形成
された基板バックバイアス電圧を外部端子から出力させ
る出力回路を設ける。

〔作　用〕

上記した手段によれば、半導体集積回路装置の直流チエ
ツク項目として基板バイアス電圧の測定を行うことによ
り、動作不良あるいは不十分な基板バックバイアス電圧
発生回路を直ちに判定することができる。

【実施例〕

第１図には、この発明が適用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。同図の主要
な各回路ブロックは、半導体チップにおける実際の幾何
学的な配置にはり合わせて描かれており、公知の０ＭＯ
３（相補型ＭＯ３）集積回路技術によって、特に制限さ
れないが、１個の単結晶シリコンから成るような半導体
基板上に形成される。

ＲＡＭを構成する種々の回路は、後の説明から明らかと
なるように、ロウ系及びカラム系タイミング発生回路Ｒ
−ＴＧ、Ｃ−ＴＧからそれぞれ発生される種々のタイミ
ング信号によってそれぞれの動作が制御される。しかし
ながら、第１図においては、図面が複雑になることを防
ぐためにロウ系及びカラム系タイミング発生回路Ｒ−Ｔ
Ｇ、Ｃ−ＴＧと種々の回路との間に設けられるべき信号
線は省略されている。

この実施例のダイナミック型ＲＡＭは、特に制限されな
いが、４つのメモリマットＭＯないしＭ３を持つ。メモ
リマー／　トＭ　ＯないしＭ３のそれぞれは、折り返し
ビット線（データ線）方式をもって構成される。それ故
に、各メモリマットＭＯないしＭ３は、それぞれ対とさ
れるべき複数のデータ線、すなわち複数の相補データ線
と、それぞれのデータ入出力端子がそれぞれに対応され
たデータ線に結合される複数のダイナミック型メモリセ
ルと、それぞれダイナミック型メモリセルの選択端子が
結合される複数のワード線とを持つ、データ線は、第１
図において図示されていないけれども、同図の横方向に
延長される。ワード線は、同図の縦方向に延長される。

メモリマットＭＯないしＭ３は、それぞれ同じ数のメモ
リセルがマトリックス配置されることによって同じ記憶
容量を持つようにされる０例えば、全体で約１Ｍビット
のような記憶容量とする場合、各メモリマットＭＯ〜Ｍ
３は、それぞれ２５６にビットの記憶容量を持つように
される。各メモリマットＭＯないしＭ３の相補データに
は、それぞれセンスアンプＳＡＯないしＳＡ３の入出力
ノードに結合される。

センスアンプＳＡＯないしＳＡ３は、ロウアドレススト
ローブ信号ＲＡＳに基づいて形成されるセンスアンプの
活性化タイミング信号と、ロウ系のアドレス信号（マッ
ト選択アドレス）　ａｉの解読信号に応じてロウ系タイ
ミング発生回路Ｒ−ＴＧから出力されるタイミング信号
φｐａＯ又はφｐａｌにより、偶数マットＭＯ，Ｍ２又
は奇数マントＭｌ、Ｍ３に対応したもののみが動作状態
にされる。このことは、後述ロウアドレスデコーダＲ−
ＤＣＲＯ〜Ｒ−ＤＣＲ３によるワード線選択動作と対応
されている。なお、第１図の回路ブロックとしてのセン
スアンプＳＡＯないしＳＡ３には、メモリマットの構成
に応じてプリチャージ回路、ダミーセル及びアクティブ
リストア回路等が含まれる場合があると理解されたい０
例えば、センスアンプの単位回路がＣＭＯＳラッチ回路
から構成され、相補データ線を短絡することによってデ
ータ線のハーフプリチャージを行い、そのプリチャージ
レベルが読み出し基準電圧として利用される場合（ハー
フプリチャージ方式又はダミーセルレス方式）、上記ダ
ミーセル（ダミーワード線）及びアクティブリストア回
路は不用になる。

図示のＲＡＭは、各メモリマントＭＯ〜Ｍ３における複
数のメモリセルのうちの所望のメモリセル（及び複数の
ダミーセルのうちの所望のダ龜−セル）を選択するめの
アドレス選択回路を持つ。

アドレス選択回路は、ロウアドレスバッファＲ−ＡＤＢ
、カラムアドレスパンフ１Ｃ−ＡＤＢ、　　ロウアドレ
スデコーダＲ−ＤＣＲＯないしＲ−ＤＣＲ３，カラムア
ドレスデコーダＣ−ＤＣＲ１〜２゜カラムスイッチ回路
ＣＷＯないしＣＷ３から構成される。

アドレス選択回路を構成する各回路は、それぞれの動作
が、ロウ及びカラム系のそれぞれのタイミング発生回路
Ｒ−ＴＯ，Ｃ−ＴＯから発生されるタイミング信号によ
って制御される。

ロウアドレスバッファＲ−ＡＤＨ及びカラムアドレスバ
ッファＣ−ＡＤＢの入力端子が結合されたＲＡＭの外部
端子には、アドレスマルチプレクス方式に従って外部ロ
ウアドレス信号ＡＸＯ〜Ａｘｌ及びカラムアドレス信号
ＡＹＯ〜ＡＹｉが時分割的に供給される。

ロウアドレスバッファＲ−ＡＤＢは、ロウアドレススト
ローブ信号ＲＡＳの発生に同期してアドレス信号取り込
み制御のためのタイミング信号がロウ系タイミング発生
回路Ｒ−ＴＧから発生されると、それに応答して外部ロ
ウアドレス信号ＡＸＯ〜ＡＸＩを取り込む、その結果と
して、ロウアドレスデコーダＲ−ＤＣＲＯないしＲ−Ｄ
ＣＲ３に供給されるべきロウ系の内部相補アドレス信号
ａｘＱ〜ａｘｉがアドレス選択回路Ｒ−ＡＤＢから出力
駆動回路Ｒ−ＤＲＶを介して出力される。

カラムアドレスバッフ１Ｃ−ＡＤＨは、カラムアドレス
ストローブ信号ＣＡＳの発生に同期してカラム系タイミ
ング発生回路Ｃ−ＴＧから同様なタイミング信号が発生
されると、それに応答して外部カラムアドレス信号を取
り込み、出力駆動回路Ｃ−ＤＲＶを介してカラムアドレ
スデコーダＣ−ＤＣＲ１に供給されるべきカラム系の内
部相補アドレス信号ａｙＯ〜ａｙｉを出力する。

ロウアドレスデコーダＲ−ＤＣＲＯないしＲ−ＤＣＲ３
は、第１図においてメモリマットＭＯないしＭ３の下側
に配置され、それぞれの出力端子が対応するメモリマッ
トのワード線（及びダミーワード線）に結合されている
。これらロウアドレスデコーダＲ−ＤＣＲＯないしＲ−
Ｄ　ＣＲ３は、それぞれの動作が、ロウ系タイミング発
生回路Ｒ−ＴＧから発生されるワード線選択タイミング
信号φＸによって制御され、そのタイミング信号φＸに
同期してワード線選択信号（及びダミーワード線選択信
号）を出力する。

従って、各メモリマットＭＯないしＭ３のワード線は、
ロウアドレスデコーダＲ−ＤＣＲＯないしＲ−ＤＣＲ３
によって形成されたワード線選択信号がそれぞれ供給さ
れることによって選択される。この場合、低消費電力化
のために各ロウアドレスデコーダＲ−ＤＣＲＯないしＲ
−ＤＣＲ３は、全ビットのロウアドレス信号ａｘＱない
しａｘｉをうち、最上位ビットのアドレス信号ａｘｉを
除く下位のアドレス信号を共通に受けてそれを解読スル
、上記最上位ビットのアドレス信号ａｘｉは、偶数マッ
トＭＯ，Ｍ２と奇数マットＭ１．Ｍ３の選択信号とされ
る。言い換えるならば、上記メモリマットＭＯ，Ｍ２及
びＭｌ、Ｍ３に対応したロウアドレスデコーダＲ−ＤＣ
Ｒ０，２とＲ−ＤＣＲｌ、３の動作を指定する選択信号
とされる。メモリマントＭＯないしＭ４のうち、選択さ
れるべきメモリセルが存在する１つのメモリマットを含
む２つのメモリマントに対してのみロウアドレスデコー
ダによるワード線（及びダミーワード線）の選択動作が
行われ、残り２つのメモリマットはワード線が非選択の
ままにされる。これに応じて、上記センスアンプＳＡＯ
〜ＳＡ３の動作も選択的に行われる。

カラムアドレスデコーダＣ−ＤＣＲ１は、カラム系タイ
ミング発生回路Ｃ−ＴＧから出力されるデータ線選択タ
イミング信号もしくはカラム選択タイミング信号φｙに
よってその動作が制御され、そのタイミング信号に同期
してデータ線選択信号もしくはカラム選択信号を出力す
る。特に制限されないが、カラムアドレスデコーダＣ−
ＤＣＲ１は、図示のようにメモリマットの右側に配置さ
れている。カラムアドレスデコーダＣ−ＤＣＲ１の図示
しない出力線すなわちデータ線選択線は、メモリマント
上に延長されてカラムスイッチ回路ＣＷＯないしＣＷ３
に結合されている。カラムアドレスデコーダＣ−ＤＣＲ
Ｉは、それ自体本発明に直接関係が無いのでその詳細を
図示しないが、各データ線選択線にそれぞれ出力を与え
る複数の単位回路から成る。

カラムスイッチ回路ＣＷＯないしＣＷ３は、メモリマッ
トＭＯないしＭ３に対応されて設けられた共通データ線
と相補データとの間にそれぞれ設けられ、それぞれカラ
ムアドレスデコーダＣ−ＤＣＲＩによって形成されたデ
ータ線選択信号が共通に供給される。

上記４対の共通データ線にはそれぞれメインアンプＭＡ
が一対一に対応して設けられる。このメインアンプＭＡ
も、上記センスアンプ５ＡＯ−３Ａ３の動作に対応した
タイミング信号により選択的に動作状態にされる（図示
せず）、この中から一対（１ビツト）の信号の選択を行
うため、各メインアンプＭＡに対応してスイッチ（マル
チプレクサ）回路ＳＷが設けられる。これらのスイッチ
回路ＳＷは、メインアンプＭＡの出力信号を選択的に出
力させるものと、古き込み信号を上記共通データ線に伝
えるものとからなる。上記スイッチ回路ＳＷはそれぞれ
のスイッチ動作が第２のカラムアドレスデコーダ回路Ｄ
ＣＲ２によって形成される選択信号によってスイッチ制
御される。なお、同図ではメインアンプＭＡとスイッチ
回路ＳＷを１つの回路ブロックとして表している。

上記データ入カバソファＤＩＢは、その動作がタイミン
グ発生回路Ｃ−ＴＧから発生される書き込みタイミング
信号φＷによって制御され、外部端子Ｄｉｎから供給さ
れた書き込み信号に対応された書き込み信号を形成して
、それをスイッチ回路ＳＷに供給する。データ入カバソ
ファＤＩＢは、それが非動作状態に置かれているとき、
高出力インピーダンス特性を示す。

データ出力バッファＤＯＢは、同様にその動作がタイミ
ング発生回路Ｃ−ＴＧから発生される読み出しタイミン
グ信号φｒによって制御され、上記スイッチ回路ＳＷを
通して出力された読み出し信号を受けて、これを増幅し
て外部端子Ｄｏｕｔへ送出する。

情報の読み出し／書き込み動作を制御するためのタイミ
ング発生回路Ｃ−ＴＯは、外部端子から供給されるカラ
ムアドレスストローブ信号ＣＡＳ及びライトイネーブル
信号ＷＥを受けることによって書き込み／読み出しモー
ドの識別と、それに応じたカラム系及び上記種々のタイ
ミング信号を形成する。

ロウ系タイミング発生回路Ｒ−ＴＧは、外部端子から供
給されるロウアドレスストローブ信号ＲＡＳと、メモリ
マットＭＯないしＭ３のうち偶数マットＭＯ，Ｍ２と奇
数マットＭ１．Ｍ３の選択を指示するアドレス信号ａｘ
ｉ及び内部ＣＡＳ信号を受けることによって、ロウ系の
各種タイミング信号を形成する。この実施例に従うと、
上記のように４つのメモリマットＭＯないしＭ３のうち
、選択されるべきメモリセルが存在するものを含む２つ
のメモリマットに対してワード線（及びダミーワード線
）を選択状態にさせる。それ故、センスアンプＳＡＯな
いしＳＡ３を選択的に活性化させるタイミング信号φｐ
ａＯ又はφｐａｌが必要とされる。このようなタイミン
グ信号φｐａＱ又はφｐａ１を発生するために上記アド
レス信号ａｘｉが利用される。このことは、図示しない
メインアンプＭＡに供給される活性化タイミング信号に
おいても同様である。また、内部ＣＡＳ信号は、リフレ
ッシュモードの識別に利用される。すなわち、ロウアド
レスストローブ信号ＲＡＳがハイレベルからロウレベル
にされるタイミングで、ＣＡＳ信号のレベルがロウレベ
ルならそれを判定してリフレッシュ信号ＲＥＦを出力す
る（ＣＡＳビフオワーＲＡＳリフレッシュ）。

リフレッシュ制御回ＩＲＥＦｃは、リフレッシュ用アド
レスカウンタ回路を含んでいる。リフレッシュ制御回路
ＲＥＦＣは、上記レッシュ信号ＲＥＦが供給されると起
動され、リフレッシュ用アドレス信号ａｘＱ°〜ａｘｌ
’をロウアドレスバッファＲ−ＡＤＢに供給する。ロウ
アドレスバッファＲ−ＡＤＢは、入力にマルチプレクサ
機能を持ち、上記リフレッシュモードのときには、その
入力が外部アドレス端子（ＡＸＯ〜ＡＸ　ｉ）から上記
リフレッシュ用アドレス端子（ａｘＯ°〜ａｘｉ’）に
切り換えられる。

基板バックバイアス電圧発生回路ＶＢＧは、電源電圧を
受けて基板に供給すべき負のバックバイアス電圧−ＶＢ
を発生させる。これによって、ＮチャンネルＭＯＳ　Ｆ
　ＥＴが形成される基板ゲートに負のバックバイアス電
圧−ＶＢが加えられることになり、その結果として、Ｎ
チャンネルＭＯＳＦＥＴのソース、ドレインと基板間の
寄生容量（ＰＮ接合容量）値が減少させられるため、回
路の高速動作化が図られる。また、上記バックバイアス
電圧−ＶＢは、基板に発生するマイノリティ（少数）キ
ャリアを吸収する作用を持つ、それ故、メモリセルの情
報記憶用キャパシタに蓄積された情報電荷が、上記マイ
ノリティキャリアと結合することによって失われること
が軽減されるから、情報記憶保持特性が改善されリフレ
ッシュ周期を長くできる。上記基板バックバイアス電圧
発生回路ＶＢＧの具体的構成は、種々の実施形態を採る
ことができるが、例えば公知の回路と同様にリングオシ
レータ等からなる発振回路と、ダイオード接続されたＭ
ＯＳＦＥＴとキャパシタからなるチャージポンプ回路か
ら構成される。

この実施例では、基板バックバイアス電圧発生回路ＶＢ
Ｇの動作判定のため、言い換えるならば、基板バックバ
イアス電圧−ＶＢの測定を可能にするために、テストモ
ード信号ＴＳＴによりスイッチ制御されるスイッチ回路
ＳＷを設けて、上記バックバイアス電圧−ＶＢを、特に
制限されないが、出力端子Ｄｏｕｔから選択的に出力さ
せるという機能が付加される。例えば、データ出力バッ
ファＤＯＢを前述のように出力ハイインピーダンス状態
にしておいて、上記テスト信号Ｔ　Ｓ　Ｔによりオン状
態にされるスイッチＭＯＳＦＥＴ等を通して、基板バイ
アス電圧−ＶＢを出力端子Ｄｏｕｔから送出させるもの
である。上記テストモード信号ＴＳ］゛は、特に制限さ
れないが、ラッチ回路Ｆ　Ｆにより形成される。上記ラ
ンチ回路Ｆ　Ｆは、タイミング発生回路Ｃ−ＴＯに含ま
れる動作モード識別出力によりセット／リセットされる
。上記ラッチ回路ＦＦによるテストモードの起動／解除
は、特に制限されないが、空きピンを利用するものの他
、ロウアドレスストローブ信号ＲＡＳがハイレベルから
ロウレベルに立ち下がるタイミングにおいて、カラムア
ドレスストローブ信号ＣＡＳとライトイネーブル信号Ｗ
Ｅをロウレベルにする。タイミング発生回路Ｃ−ＴＧは
、これを識別してｌショットパルスをラッチ回路ＦＦに
供給する。これにより、ラッチ回路ＦＦのセントが行わ
れ、テストモード信号’ｌ’　Ｓ　’Ｉ’がハイレベル
にされる。このような構成を採ることによって、外部端
子数を増加させることなく、上記基板バックバイアス電
圧−ＶＢの測定が可能になる。

上記テストモードからノーマルモードに戻すときには、
電源を一旦遮断するこの他、例えば上記各信号ＲＡＳ、
ＣＡＳを一旦ハイレベルにしてＲＡＭをリセット状態に
してから、ノーマルモードと同様にロウアドレスストロ
ーブ信号ＲＡＳをロウレベルにしてロウアドレス信号Ａ
Ｘを取り込み、次いでカラムアドレスストローブ信号Ｃ
ＡＳをロウレベルにしカラムアドレス信号ＡＹを取り込
む動作を行わせることより上記ラッチ回路ＦＦをリセッ
トさせようにする。

この構成に代え、上記ラッチ回路ＦＦは、マスター／ス
レーブフリップフロップ回路を用いるものとして２進の
１ビツトカウンタ回路を構成してもよい、この場合、再
び上述のように、ロウアドレスストローブ信号ＲＡＳが
ハイレベルからロウレベルに立ち下がるタイミングにお
いて、カラムアドレスストローブ信号ＣＡＳとライトイ
ネーブル信号ＷＥをロウレベルにしてタイミング発生回
路ＴＧから１シツフトパルスを供給してその計数動作を
行わせることによって、フリップフロップ回路ＦＦをリ
セット状態に戻すことができる。

第２図には、上記基板バックバイアス電圧ＶＢＧに設け
られるスイッチ回路の一実施例の回路図が示されている
。この実施例では、基板バックバイアス電圧発生回路Ｖ
ＢＧにより形成されたバイアス電圧−ＶＢをテストモー
ド信号ＴＳＴによりスイッチ制御されるＮチャンネル型
のスイッチＭＯ３ＦＥＴＱ２を通して外部端子Ｄｏｕｔ
から送出させる。この実施例では、上記テストモード信
号ＴＳＴをインバータ回路Ｎ１に供給して、その反転信
号を形成し、それをＮチャンネル型のスイッチＭＯ３Ｆ
ＥＴＱＩのゲートに供給し、このＭＯ３ＦＥＴＱＩを通
してデータ出力バッファＤＯＢの出力端子が上記外部端
子Ｄｏｕｔに接続される。

この構成では、データ出力バッファＤＯＢの出力をハイ
インピーダンス状態にさせるための動作条件を作り出す
までもなく、基板バイアス電圧−ＶＢを端子Ｄｏｕｔか
ら出力させるときには、上記テストモード信号ＴＳＴが
ハイレベルに応じてインバータ回路Ｎ１の出力信号がロ
ウレベルになって上記スイッチＭＯ３ＦＥＴＱＩをオフ
状態にさせるからデータ出力バッファＤＯＢの出力をハ
イインピーダンス状態にすることができる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１１基板バックバイアス電圧発住回路により形成され
た基板バックバイアス電圧を外部端子から出力させる出
力回路を設けることにより、半４体集積回路装置の直流
チェンク項目の１つとして基板バイアス電圧の測定を行
うことにより、動作不良あるいは不十分な基板バックバ
イアス電圧発生回路を直ちに判定することができるとい
う効果が得られる。

（２）上記（１）により、駆動能力不足とされた基板バ
ックバイアス電圧発生回路を持つ半導体集積回路装置を
直ちに不良として排除できるから、多数のテストパター
ンを要する交流試験を効率よ（行うことができ、結果と
してテスト時間の短縮化と信頼性の向上を実現できると
いう効果が得られる。

（３）基板バックバイアス電圧を出力させる回路を、制
御信号の組み合わせを利用したテストモードにより動作
させて、そのとき使用しない適当な外部端子から出力さ
せる構成を採ることによって、外部端子数を増加させる
ことなく、上記実質的なテスト時間の短縮化と信頼性の
向上を実現できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、基板バックバ
イアス測定用の端子を設ける構成としてもよい、また、
内部に電圧比較回路を設けて、テストモードのとき外部
から与えられた基準電圧と、内部のバックバイアス電圧
−ＶＢを比較して、その比較結果を２値信号として出力
させる構成を採るものであってもよい、この構成でも、
基板バックバイアス電圧を実質的に出力させることと等
価となる。この発明が適用されるダイナミック型ＲＡＭ
としては、第１図の構成の他種々の実施例形態を採るこ
とができるものである。

この発明は、ダイナミック型ＲＡＭのように基板バック
バイアス電圧発生回路を内蔵した半導体集積回路装置に
広く利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、基板バックバイアス電圧発生回路により形
成された基板バックバイアス電圧を外部端子から出力さ
せる出力回路を設けることにより、半導体集積回路装置
の直流チエツク項目の１つとして基板バイアス電圧の測
定を行うことにより、動作不良あるいは不十分な基板バ
ックバイアス電圧発生回路を直ちに判定することができ
るものとなる。

【図面の簡単な説明】

第１図は、この発明が通用されたダイナミック型ＲＡＭ
の一実施例を示す内部構成ブロック図、第２図は、その
基板バックバイアス電圧を出力させるスイッチ回路の一
実施例を示す回路図である。 ＭＯ〜Ｍ３・・メモリマット、ＳＡＯ〜ＳＡ３・・セン
スアンプ、Ｒ−ＡＤＢ・・ロウアドレスバッファ、ＣＷ
Ｏ〜ＣＷ３・・カラムスイッチ、Ｃ−ＡＤＢ・・カラム
アドレスバッファ、Ｒ−ＤＲＶ、Ｃ−ＤＲＶ−−出力駆
動回路、Ｒ−ＤＣＲＯ〜Ｒ−ＤＣＲ３・・ロウデアドレ
スコーダ、Ｃ−ＤＣＲｌ、ＤＣＲ２・・カラムデコーダ
、Ｒ−ＴＧ・・ロウ系タイミング発生回路、Ｃ−ＴＧ・
・カラム系タイミング発生回路、ＦＦ・・ラッチ回路、
ＶＢＧ・・基板バックバイアス電圧発生回路、ＭＡ・・
メインアンプ、ＳＷ・・スイッチ回路、ＤＩＢ・・デー
タ入力バッファ、ＤＯＢ・・データ出カバソファ、ＶＢ
Ｇ・・基板バックバイアス電圧発生回路 第１図 第２図 Ｏｕｔ

Claims (1)

1. 【特許請求の範囲】 １、基板バックバイアス電圧発生回路と、上記基板バッ
   クバイアス電圧発生回路により形成された基板バックバ
   イアス電圧を外部端子から実質的に出力させる出力回路
   とを含むことを特徴とする半導体集積回路装置。 ２、上記出力回路は、テストモードのときにオン状態に
   されるアナログスイッチ手段を介して基板バックバイア
   ス電圧を、実質的に出力ハイインピーダンスにされる出
   力回路の出力端子に結合された外部端子から出力させる
   ものであることを特徴とする特許請求の範囲第１項記載
   の半導体集積回路装置。 ３、上記半導体集積回路装置は、ダイナミック型ＲＡＭ
   を構成するものであることを特徴とする特許請求の範囲
   第１又は第２項記載の半導体集積回路装置。