JPH0422000A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0422000A JPH0422000A JP2123012A JP12301290A JPH0422000A JP H0422000 A JPH0422000 A JP H0422000A JP 2123012 A JP2123012 A JP 2123012A JP 12301290 A JP12301290 A JP 12301290A JP H0422000 A JPH0422000 A JP H0422000A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- internal voltage
- internal
- external terminal
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000005259 measurement Methods 0.000 claims 1
- 238000012360 testing method Methods 0.000 abstract description 41
- 239000000758 substrate Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000009281 ultraviolet germicidal irradiation Methods 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野１
本発明は電圧チェック信号により内部電圧を測定できる
半導体装置に関する。 ［従来の技術］ 従来から、第４図に示すような構造のメモリトランジス
タが知られている。この第４図において、データの記憶
はゲート電極に外部から入力されるプログラム電源電圧
Ｖｐｐ （例えば１２ｖ）を印加し、ソース電極をグ
ランドに接続し、ドレイン電極に６ｖ程度の電圧を印加
することによってトレイン電極端で発生するホットエレ
クトロンをフロティングゲートへ注入して、しきい値電
圧を高くしたり（プログラム） 、ＵＶ照射等の方法に
よりフローティングゲートから電子を除去してしきい値
電圧を低くする（消去）ことによって得られる２つの状
態をそれぞれデータの°“０゛と°“１°°に対応させ
ることによっておこなわれる。 このように記憶されたデータの読み出しは、通常、メモ
リトランジスタのゲート電極に電源電圧Ｖｃｅ （例
えば５Ｖ）を印加し、メモリセルトランジスタのドレイ
ン電極とソース電極の間に電圧を印加した場合に、この
メモリセルがプログラムされていてしきい値電圧が電源
電圧以上になっていれば、メモリセルに電流は流れず、
逆にこのメモリセルが消去されていて、しきい値電圧が
電源電圧Ｖｅｃ以下になっていれば、メモリセルに電流
が流れるから、この電流を検出することによってデータ
を読み出すことができる。 ところで前述のようなデータの記憶が電源電圧Ｖｃｅの
変動や経時変化を考慮して充分に行われたかどうかの確
認のため、通常読み出し時にメモリトランジスタのゲー
ト電極に印加されるｖｃｅ電圧（例えば５Ｖ）に余裕を
もたせた電圧（以下、これをベリファイ電圧という）を
ゲート電極に印加し読み出しを行うペイファイモードを
持つものがある。すなわち、プログラムが行なわれたセ
ルに対して、通常読み出し時にメモリトランジスタのゲ
ート電極に印加される電圧（例えば５Ｖ）より高い電圧
（例えば６．５Ｖ）をゲート電極に印加して読み出しを
行ない、メモリトランジスタのしきい値電圧が充分に高
くなったことを確認し、消去されたセルに対しては、通
常読み出し時にメモリトランジスタのゲート電極に印加
されるＶｃｅ電圧（例えば５Ｖ）より低い電圧（例えば
３．５Ｖ）をゲート電極に印加して読み出しを行ない、
メモリトランジスタのしきい値電圧が充分に低くなった
ことを確認するものである。なお、データのプログラム
に際して、プログラム効率を良くするためにゲート電圧
なＶＰＰ以上の電圧にするものもある。 このようにメモリトランジスタのゲート電極には各モー
ドに応じて、外部から入力される電源電圧ＶＰＰ、 Ｗ
ｅｅ以外にも複数レベルの電圧が印加され、それらの複
数レベルの電圧は通常それぞれ外部から入力するのでは
なくチップ内部で発生させ、外部電源電圧コントロール
の負担を軽くしている。 このように複数レベルのゲート電圧を発生する内部電圧
発生器を有し、この内部電圧発生器の出力電圧を外部端
子で測定できる不揮発性半導体メモリの従来型テスト回
路を第３図に示す。 第３図は複数レベルのゲート電圧Ｖ。を出力する内部電
圧発生器ｌＯと、ＴＥＳＴ信号（電圧チェック信号、）
によって制御され、テスト時にはＶｐｐ電圧をノードＱ
から出力するテストスイッチ２０と、テストスイッチ２
０の出力するＱがゲート電極に接続され内部電圧発生器
の出力を外部端子３０に接続するＮＭＯＳスイッチング
トランジスタ１とで構成されている。 この回路において、“ＴＥＳＴ”信号が論理値“Ｈ”の
時、テストスイッチ２０の出力ｑはＶＰＰ電圧となり、
ＮＭＯＳスイッチングトランジスタラジ第１をオン状態
にして内部電圧発生器の出力電圧ｖ０を外部端子３０に
出力させる。 逆に、”ＴＥＳＴ″信号が”Ｌ”のとき、テストスイッ
チ２０の出力Ｑはグランド電圧となり、スイッチングト
ランジスタＮＭＯＳＩをオフ状態にして内部電圧発生器
の出力と外部端子とは切り離させる。
半導体装置に関する。 ［従来の技術］ 従来から、第４図に示すような構造のメモリトランジス
タが知られている。この第４図において、データの記憶
はゲート電極に外部から入力されるプログラム電源電圧
Ｖｐｐ （例えば１２ｖ）を印加し、ソース電極をグ
ランドに接続し、ドレイン電極に６ｖ程度の電圧を印加
することによってトレイン電極端で発生するホットエレ
クトロンをフロティングゲートへ注入して、しきい値電
圧を高くしたり（プログラム） 、ＵＶ照射等の方法に
よりフローティングゲートから電子を除去してしきい値
電圧を低くする（消去）ことによって得られる２つの状
態をそれぞれデータの°“０゛と°“１°°に対応させ
ることによっておこなわれる。 このように記憶されたデータの読み出しは、通常、メモ
リトランジスタのゲート電極に電源電圧Ｖｃｅ （例
えば５Ｖ）を印加し、メモリセルトランジスタのドレイ
ン電極とソース電極の間に電圧を印加した場合に、この
メモリセルがプログラムされていてしきい値電圧が電源
電圧以上になっていれば、メモリセルに電流は流れず、
逆にこのメモリセルが消去されていて、しきい値電圧が
電源電圧Ｖｅｃ以下になっていれば、メモリセルに電流
が流れるから、この電流を検出することによってデータ
を読み出すことができる。 ところで前述のようなデータの記憶が電源電圧Ｖｃｅの
変動や経時変化を考慮して充分に行われたかどうかの確
認のため、通常読み出し時にメモリトランジスタのゲー
ト電極に印加されるｖｃｅ電圧（例えば５Ｖ）に余裕を
もたせた電圧（以下、これをベリファイ電圧という）を
ゲート電極に印加し読み出しを行うペイファイモードを
持つものがある。すなわち、プログラムが行なわれたセ
ルに対して、通常読み出し時にメモリトランジスタのゲ
ート電極に印加される電圧（例えば５Ｖ）より高い電圧
（例えば６．５Ｖ）をゲート電極に印加して読み出しを
行ない、メモリトランジスタのしきい値電圧が充分に高
くなったことを確認し、消去されたセルに対しては、通
常読み出し時にメモリトランジスタのゲート電極に印加
されるＶｃｅ電圧（例えば５Ｖ）より低い電圧（例えば
３．５Ｖ）をゲート電極に印加して読み出しを行ない、
メモリトランジスタのしきい値電圧が充分に低くなった
ことを確認するものである。なお、データのプログラム
に際して、プログラム効率を良くするためにゲート電圧
なＶＰＰ以上の電圧にするものもある。 このようにメモリトランジスタのゲート電極には各モー
ドに応じて、外部から入力される電源電圧ＶＰＰ、 Ｗ
ｅｅ以外にも複数レベルの電圧が印加され、それらの複
数レベルの電圧は通常それぞれ外部から入力するのでは
なくチップ内部で発生させ、外部電源電圧コントロール
の負担を軽くしている。 このように複数レベルのゲート電圧を発生する内部電圧
発生器を有し、この内部電圧発生器の出力電圧を外部端
子で測定できる不揮発性半導体メモリの従来型テスト回
路を第３図に示す。 第３図は複数レベルのゲート電圧Ｖ。を出力する内部電
圧発生器ｌＯと、ＴＥＳＴ信号（電圧チェック信号、）
によって制御され、テスト時にはＶｐｐ電圧をノードＱ
から出力するテストスイッチ２０と、テストスイッチ２
０の出力するＱがゲート電極に接続され内部電圧発生器
の出力を外部端子３０に接続するＮＭＯＳスイッチング
トランジスタ１とで構成されている。 この回路において、“ＴＥＳＴ”信号が論理値“Ｈ”の
時、テストスイッチ２０の出力ｑはＶＰＰ電圧となり、
ＮＭＯＳスイッチングトランジスタラジ第１をオン状態
にして内部電圧発生器の出力電圧ｖ０を外部端子３０に
出力させる。 逆に、”ＴＥＳＴ″信号が”Ｌ”のとき、テストスイッ
チ２０の出力Ｑはグランド電圧となり、スイッチングト
ランジスタＮＭＯＳＩをオフ状態にして内部電圧発生器
の出力と外部端子とは切り離させる。
【発明が解決しようとする課題Ｊ
しかし、第３図のような構成では外部端子に出力される
最大電圧は、スイッチングトランジスタのし１い値電圧
なりｔとすると、ゲートに入力される電圧（Ｖｐｐ−Ｖ
ｔ）によって制限される。 従って、内部電圧Ｖａが電圧Ｖｐｐ以上であった場合、
外部端子から内部電圧Ｖ。を測定することはできなかっ
た。 ［課題を解決するための手段１ 本発明は、電圧チェック信号により内部電圧を外部端子
で測定できるようになされた半導体装置において、前記
内部電圧の測定端と前記外部端子との間に接続されたＭ
ＯＳスイッチと、前記電圧チェック信号により前記内部
電圧またはグランド電位を前記ＭＯＳスイッチのゲート
に出力して制御するゲート制御回路とを有することを特
徴とするものである。 ［作 用】 本発明によれば、以上のような構成にすることにより、
テストモード時には内部電圧Ｖａが電圧ＶＰＰ以上であ
った場合でもＶＰＰ電圧に制限されず、内部電圧■。を
外部端子で測定することができる。 また、ＭＯＳスイッチのしきい値がほぼＯｖのＮ型ＭＯ
３）ランジスタを用いれば、精度良くｖ。電圧を外部端
子から読み出すことができる。さらに、独立したＮ型ウ
ェル中に形成されたＰＭＯ３トランジスタを用い、ウェ
ルにｖ６電圧を接続した場合にも、正確な電圧を読み出
すことができる。 １実施例１ 以下、実施例に基づいて本発明について説明する。 東１目吐工 第１図は外部入力電源電圧ＶＰＰ以下の複数レベルのゲ
ート電圧を発生する内部電圧発生器を有し、この内部電
圧発生器の出力電圧を外部端子に出力するテストモード
な有する不揮発性半導体記憶装置に本発明を適用した例
である。 第１図において、１０は複数レベルのゲート電圧■ｏを
出力する内部電圧発生器であり、３０は内部電圧発生器
１０の発生電圧を測定するための外部端子である。内部
電圧発生器ｌＯと外部端子３０はしきい値がほぼＯｖの
ＮＭＯＳスイッチングトランジスタ１を介して接続され
ている。 ２０はＴＥＳＴ信号によって制御されテスト時には内部
電圧■６をノードＱから出力するテストスイッチである
。第１のＰＭＯ３２１と第１のＮＭＯＳ２２とが内部電
圧Ｖａとグランドの間に直列に接続され、第２のＰＭＯ
Ｓ２３と第２のＮＭＯＳ２４とが内部電圧■。とグラン
ドの間に直列に接続され、それぞれ第１のＰＭＯ３２１
と第２のＰＭＯ３２３のゲート電極は第２のＰＭＯ３２
３と第１のＰＭＯ３２１のドレインに接続されている。 また、第２のＮＭＯＳ２４のゲート電極にはＴＥＳＴ信
号が入力され、第１のＮＭＯＳ２２のゲート電極にはＴ
ＥＳＴ信号の反転された信号が入力される。テストスイ
ッチ２０の出力Ｑは第１のＰＭＯ３２１のドレインから
取り出され、ＮＭＯＳスイッチングトランジスタｌのゲ
ート電極に接続される。 この回路において、”ＴＥＳＴ″信号が論理値”Ｈ”の
時、テストスイッチ２０の出力Ｑは電圧Ｖ。 となる。このため、ＮＭＯＳスイッチングトランジスタ
１はオン状態となる。ＮＭＯＳスイッチングトランジス
タ１のソース及びゲートは電圧ｖ０となり、内部電圧Ｖ
。が電圧７０以上であっても、外部端子で内部電圧を測
定することができ、ＮＭＯＳスイッチングトランジスタ
ｌはしきい値電圧Ｏｖのトランジスタであるから、内部
電圧が特に高（ない場合には基板バイアス効果によるし
きい値の上昇は小さく、しきい値電圧分の電圧降下がほ
ぼＯｖであるためにドレイン電圧では正しく内部電圧ｖ
０を測定することができる。 Ｖａ零電圧テストスイッチ２０のＰＭＯ３のしきい値電
圧よりも小さい場合には、テストスイッチ２０は動作し
なくなり、正しい内部電圧値を外部端子３０で測定する
ことができなくなる。従って、測定する内部電圧■６は
、テストスイッチ２０のＰＭＯ３のしきい値ｌＶｔ１以
上である。 逆に°’ ＴＥＳＴ”信号がＬ”の時、テストスイッチ
２０の出力Ｑはグランド電圧を出力し、ＮＭＯＳスイッ
チングトランジスタ１をオフ状態にして内部電圧発生器
１０の出力と外部端子とは切り離させる。 ここでｖａ電圧がＯｖの場合であっても、ＴＥＳＴ信号
が“Ｌ″のときには、テストスイッチ２０の出力Ｑはグ
ランド電圧であるため、外部端子３０と内部は切り離さ
れる。 叉１１粗λ 第２図は、Ｐ基板にＮ−ウェル（ｗｅｌｌ）を設け、そ
のＮ−ｗｅｌｌにＰＭＯＳスイッチングトランジスタ２
を形成した場合を示す。第２図において、内部電圧発生
器１０と外部端子３０の間にはＰＭＯ３トランジスタが
設けられ、Ｎ−ｗｅｌｌには、内部電圧Ｖ。が接続され
る。また、ゲートにはテストスイッチ２５の出力Ｑ。 が入力される。テストスイッチ２５は第１の実施例のテ
ストスイッチ２０と同じ構成のものが使用でき、第２の
ＰＭＯ３２３のドレインから出力Ｑ８が出力され、ＰＭ
ＯＳスイッチングトランジスタ２のゲートに入力される
。 ここで、”ＴＥＳＴ”信号が論理値“Ｈ”の時、テスト
スイッチ２５の出力Ｑ、ｌはグランド電位となり、Ｎ−
ｗｅｌｌとソースには、内部電圧■。が接続されている
ため、ＰＭＯＳスイッチングトランジスタ２はオン状態
となって、外部端子には内部電圧を出力することができ
る。ただし、ＰＭＯＳスイッチングトランジスタ２が確
実にオンするためにはＮ−ｗｅｌｌバイアス電圧ｖ６と
ゲート電圧であるグランド電位との電位差がＰＭＯＳス
イッチングトランジスタ２のしきい値電圧以上であるこ
とから、測定できる範囲はしきい値１ｖア１以上である
。 逆に、” ＴＥＳＴ”信号が“Ｌ ”の時、テストスイ
ッチ２０の出力Ｑ、は■。電圧を出力する。ゲート電圧
とＮ−ｗｅｌｌが電圧■。となるため、ＰＭＯＳスイッ
チングトランジスタ２をオフ状態にして内部電圧発生器
ｌＯの出力と外部端子とは切り離させる。 ＴＥＳＴ信号が“Ｌ”状態において、内部電圧ｖ０が０
ｖとなった場合、テストスイッチ２５の出力Ｑ、はフロ
ーティングになる。しかし、出力Ｑ、は負電位にはなら
ず、かつＰＭＯＳスイッチングトランジスタ２のＮ−ｗ
ｅｌｌ電圧がＶ。となっているので、ＰＭＯＳスイッチ
ングトランジスタ２はオンせず、外部端子３０は内部か
ら切り離される。 ［発明の効果１ 以上説明したとおり本発明によれば、内部電圧と、この
電圧を外部に出力する外部端子とを接続するスイッチン
グトランジスタのゲートには、上記内部電圧あるいはグ
ランドを入力するために、外部入力電源電圧に制限され
ることな（、内部電圧を外部端子で測定することができ
る。
最大電圧は、スイッチングトランジスタのし１い値電圧
なりｔとすると、ゲートに入力される電圧（Ｖｐｐ−Ｖ
ｔ）によって制限される。 従って、内部電圧Ｖａが電圧Ｖｐｐ以上であった場合、
外部端子から内部電圧Ｖ。を測定することはできなかっ
た。 ［課題を解決するための手段１ 本発明は、電圧チェック信号により内部電圧を外部端子
で測定できるようになされた半導体装置において、前記
内部電圧の測定端と前記外部端子との間に接続されたＭ
ＯＳスイッチと、前記電圧チェック信号により前記内部
電圧またはグランド電位を前記ＭＯＳスイッチのゲート
に出力して制御するゲート制御回路とを有することを特
徴とするものである。 ［作 用】 本発明によれば、以上のような構成にすることにより、
テストモード時には内部電圧Ｖａが電圧ＶＰＰ以上であ
った場合でもＶＰＰ電圧に制限されず、内部電圧■。を
外部端子で測定することができる。 また、ＭＯＳスイッチのしきい値がほぼＯｖのＮ型ＭＯ
３）ランジスタを用いれば、精度良くｖ。電圧を外部端
子から読み出すことができる。さらに、独立したＮ型ウ
ェル中に形成されたＰＭＯ３トランジスタを用い、ウェ
ルにｖ６電圧を接続した場合にも、正確な電圧を読み出
すことができる。 １実施例１ 以下、実施例に基づいて本発明について説明する。 東１目吐工 第１図は外部入力電源電圧ＶＰＰ以下の複数レベルのゲ
ート電圧を発生する内部電圧発生器を有し、この内部電
圧発生器の出力電圧を外部端子に出力するテストモード
な有する不揮発性半導体記憶装置に本発明を適用した例
である。 第１図において、１０は複数レベルのゲート電圧■ｏを
出力する内部電圧発生器であり、３０は内部電圧発生器
１０の発生電圧を測定するための外部端子である。内部
電圧発生器ｌＯと外部端子３０はしきい値がほぼＯｖの
ＮＭＯＳスイッチングトランジスタ１を介して接続され
ている。 ２０はＴＥＳＴ信号によって制御されテスト時には内部
電圧■６をノードＱから出力するテストスイッチである
。第１のＰＭＯ３２１と第１のＮＭＯＳ２２とが内部電
圧Ｖａとグランドの間に直列に接続され、第２のＰＭＯ
Ｓ２３と第２のＮＭＯＳ２４とが内部電圧■。とグラン
ドの間に直列に接続され、それぞれ第１のＰＭＯ３２１
と第２のＰＭＯ３２３のゲート電極は第２のＰＭＯ３２
３と第１のＰＭＯ３２１のドレインに接続されている。 また、第２のＮＭＯＳ２４のゲート電極にはＴＥＳＴ信
号が入力され、第１のＮＭＯＳ２２のゲート電極にはＴ
ＥＳＴ信号の反転された信号が入力される。テストスイ
ッチ２０の出力Ｑは第１のＰＭＯ３２１のドレインから
取り出され、ＮＭＯＳスイッチングトランジスタｌのゲ
ート電極に接続される。 この回路において、”ＴＥＳＴ″信号が論理値”Ｈ”の
時、テストスイッチ２０の出力Ｑは電圧Ｖ。 となる。このため、ＮＭＯＳスイッチングトランジスタ
１はオン状態となる。ＮＭＯＳスイッチングトランジス
タ１のソース及びゲートは電圧ｖ０となり、内部電圧Ｖ
。が電圧７０以上であっても、外部端子で内部電圧を測
定することができ、ＮＭＯＳスイッチングトランジスタ
ｌはしきい値電圧Ｏｖのトランジスタであるから、内部
電圧が特に高（ない場合には基板バイアス効果によるし
きい値の上昇は小さく、しきい値電圧分の電圧降下がほ
ぼＯｖであるためにドレイン電圧では正しく内部電圧ｖ
０を測定することができる。 Ｖａ零電圧テストスイッチ２０のＰＭＯ３のしきい値電
圧よりも小さい場合には、テストスイッチ２０は動作し
なくなり、正しい内部電圧値を外部端子３０で測定する
ことができなくなる。従って、測定する内部電圧■６は
、テストスイッチ２０のＰＭＯ３のしきい値ｌＶｔ１以
上である。 逆に°’ ＴＥＳＴ”信号がＬ”の時、テストスイッチ
２０の出力Ｑはグランド電圧を出力し、ＮＭＯＳスイッ
チングトランジスタ１をオフ状態にして内部電圧発生器
１０の出力と外部端子とは切り離させる。 ここでｖａ電圧がＯｖの場合であっても、ＴＥＳＴ信号
が“Ｌ″のときには、テストスイッチ２０の出力Ｑはグ
ランド電圧であるため、外部端子３０と内部は切り離さ
れる。 叉１１粗λ 第２図は、Ｐ基板にＮ−ウェル（ｗｅｌｌ）を設け、そ
のＮ−ｗｅｌｌにＰＭＯＳスイッチングトランジスタ２
を形成した場合を示す。第２図において、内部電圧発生
器１０と外部端子３０の間にはＰＭＯ３トランジスタが
設けられ、Ｎ−ｗｅｌｌには、内部電圧Ｖ。が接続され
る。また、ゲートにはテストスイッチ２５の出力Ｑ。 が入力される。テストスイッチ２５は第１の実施例のテ
ストスイッチ２０と同じ構成のものが使用でき、第２の
ＰＭＯ３２３のドレインから出力Ｑ８が出力され、ＰＭ
ＯＳスイッチングトランジスタ２のゲートに入力される
。 ここで、”ＴＥＳＴ”信号が論理値“Ｈ”の時、テスト
スイッチ２５の出力Ｑ、ｌはグランド電位となり、Ｎ−
ｗｅｌｌとソースには、内部電圧■。が接続されている
ため、ＰＭＯＳスイッチングトランジスタ２はオン状態
となって、外部端子には内部電圧を出力することができ
る。ただし、ＰＭＯＳスイッチングトランジスタ２が確
実にオンするためにはＮ−ｗｅｌｌバイアス電圧ｖ６と
ゲート電圧であるグランド電位との電位差がＰＭＯＳス
イッチングトランジスタ２のしきい値電圧以上であるこ
とから、測定できる範囲はしきい値１ｖア１以上である
。 逆に、” ＴＥＳＴ”信号が“Ｌ ”の時、テストスイ
ッチ２０の出力Ｑ、は■。電圧を出力する。ゲート電圧
とＮ−ｗｅｌｌが電圧■。となるため、ＰＭＯＳスイッ
チングトランジスタ２をオフ状態にして内部電圧発生器
ｌＯの出力と外部端子とは切り離させる。 ＴＥＳＴ信号が“Ｌ”状態において、内部電圧ｖ０が０
ｖとなった場合、テストスイッチ２５の出力Ｑ、はフロ
ーティングになる。しかし、出力Ｑ、は負電位にはなら
ず、かつＰＭＯＳスイッチングトランジスタ２のＮ−ｗ
ｅｌｌ電圧がＶ。となっているので、ＰＭＯＳスイッチ
ングトランジスタ２はオンせず、外部端子３０は内部か
ら切り離される。 ［発明の効果１ 以上説明したとおり本発明によれば、内部電圧と、この
電圧を外部に出力する外部端子とを接続するスイッチン
グトランジスタのゲートには、上記内部電圧あるいはグ
ランドを入力するために、外部入力電源電圧に制限され
ることな（、内部電圧を外部端子で測定することができ
る。
第１図は本発明を適用した内部発生電圧を外部端子に出
力するテスト回路の第１の実施例を示す回路図、 第２図は本発明を適用した内部発生電圧を外部端子に出
力するテスト回路の第２の実施例を示す回路図、 第３図は従来の内部発生電圧を外部端子に出力するテス
ト回路を示す図、 第４図はフローティングゲートを有するメモリセルの構
造を示す図である。 １．３・・・ＮＭＯＳスイッチングトランジスタ、２．
４・・・ＰＭＯＳスイッチングトランジスタ、１０・・
・内部電圧発生器、 ２０、２５・・・テストスイッチ、 ３０・・・外部端子。
力するテスト回路の第１の実施例を示す回路図、 第２図は本発明を適用した内部発生電圧を外部端子に出
力するテスト回路の第２の実施例を示す回路図、 第３図は従来の内部発生電圧を外部端子に出力するテス
ト回路を示す図、 第４図はフローティングゲートを有するメモリセルの構
造を示す図である。 １．３・・・ＮＭＯＳスイッチングトランジスタ、２．
４・・・ＰＭＯＳスイッチングトランジスタ、１０・・
・内部電圧発生器、 ２０、２５・・・テストスイッチ、 ３０・・・外部端子。
Claims (1)
- 【特許請求の範囲】 １）電圧チェック信号により内部電圧を外部端子で測定
できるようになされた半導体装置において、 前記内部電圧の測定端と前記外部端子との間に接続され
たＭＯＳスイッチと、 前記電圧チェック信号により前記内部電圧またはグラン
ド電位を前記ＭＯＳスイッチのゲートに出力して制御す
るゲート制御回路とを有することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2123012A JPH0422000A (ja) | 1990-05-15 | 1990-05-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2123012A JPH0422000A (ja) | 1990-05-15 | 1990-05-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0422000A true JPH0422000A (ja) | 1992-01-24 |
Family
ID=14850059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2123012A Pending JPH0422000A (ja) | 1990-05-15 | 1990-05-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0422000A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5400290A (en) * | 1992-10-29 | 1995-03-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device allowing accurate characteristics test |
| JP2007278987A (ja) * | 2006-04-11 | 2007-10-25 | Ricoh Co Ltd | 半導体検査装置 |
| US7679424B2 (en) | 2006-05-18 | 2010-03-16 | Fujitsu Microelectronics Limited | Semiconductor device with pad switch |
-
1990
- 1990-05-15 JP JP2123012A patent/JPH0422000A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5400290A (en) * | 1992-10-29 | 1995-03-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device allowing accurate characteristics test |
| JP2007278987A (ja) * | 2006-04-11 | 2007-10-25 | Ricoh Co Ltd | 半導体検査装置 |
| US7679424B2 (en) | 2006-05-18 | 2010-03-16 | Fujitsu Microelectronics Limited | Semiconductor device with pad switch |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4799195A (en) | Semiconductor memory device with a sense amplifier | |
| US6108246A (en) | Semiconductor memory device | |
| EP0923082A2 (en) | Semiconductor memory having a sense amplifier | |
| US5889702A (en) | Read circuit for memory adapted to the measurement of leakage currents | |
| US20020053943A1 (en) | Semiconductor integrated circuit device capable of externally monitoring internal voltage | |
| US4758748A (en) | Sense amplifier for programmable read only memory | |
| US7564279B2 (en) | Power on reset circuitry in electronic systems | |
| JPH02235368A (ja) | 半導体集積回路装置 | |
| JPH01100788A (ja) | 半導体集積回路装置 | |
| US5450417A (en) | Circuit for testing power-on-reset circuitry | |
| KR100313686B1 (ko) | 부전압검지회로및불휘발성반도체기억장치 | |
| JP4237337B2 (ja) | 不揮発性メモリセルを読み出すための装置および方法 | |
| JP2009259361A (ja) | 不揮発性メモリセル及び不揮発性メモリセル内蔵データラッチ | |
| KR20020061113A (ko) | 반도체 장치 | |
| US6240014B1 (en) | Semiconductor memory device | |
| US4658380A (en) | CMOS memory margining control circuit for a nonvolatile memory | |
| JPH0444360B2 (ja) | ||
| JPH0422000A (ja) | 半導体装置 | |
| US5168464A (en) | Nonvolatile differential memory device and method | |
| US6271692B1 (en) | Semiconductor integrated circuit | |
| US6738280B2 (en) | Read only memory | |
| JPH05250899A (ja) | 半導体メモリ | |
| KR960016498B1 (ko) | 불휘발성 반도체 메모리 장치 | |
| JPH0799635B2 (ja) | 不揮発性メモリー | |
| US5859803A (en) | Non-volatile circuit that disables failed devices |