JPH06194424A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06194424A JPH06194424A JP5176414A JP17641493A JPH06194424A JP H06194424 A JPH06194424 A JP H06194424A JP 5176414 A JP5176414 A JP 5176414A JP 17641493 A JP17641493 A JP 17641493A JP H06194424 A JPH06194424 A JP H06194424A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- voltage
- timing
- output
- detection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C2029/5004—Voltage
Landscapes
- Dram (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Measurement Of Current Or Voltage (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 特性試験を正確に行なうことができる半導体
装置を提供する。 【構成】 外部制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、
Ａｉに応答して、第１のタイミング検出回路１１２およ
び高電圧検出回路１１１はシグニチャモードがセットさ
れたことを検出し、シグニチャモード信号ＳＩＧＥを第
２のタイミング検出回路１２へ出力する。第２のタイミ
ング検出回路１２は、外部制御信号／ＲＡＳ、／ＣＡ
Ｓ、／ＷＥに応答して、出力バッファ２を活性化する出
力バッファ活性化信号ＩＶＥを出力バッファ２へ出力す
る。出力バッファ２は出力バッファ活性化信号ＩＶＥに
応答して、内部電源電圧ＩＶCCを検出し、外部ピンＰＤ
に出力する。
装置を提供する。 【構成】 外部制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、
Ａｉに応答して、第１のタイミング検出回路１１２およ
び高電圧検出回路１１１はシグニチャモードがセットさ
れたことを検出し、シグニチャモード信号ＳＩＧＥを第
２のタイミング検出回路１２へ出力する。第２のタイミ
ング検出回路１２は、外部制御信号／ＲＡＳ、／ＣＡ
Ｓ、／ＷＥに応答して、出力バッファ２を活性化する出
力バッファ活性化信号ＩＶＥを出力バッファ２へ出力す
る。出力バッファ２は出力バッファ活性化信号ＩＶＥに
応答して、内部電源電圧ＩＶCCを検出し、外部ピンＰＤ
に出力する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、所定の特性試験を行なう半導体装置に関するもので
ある。
に、所定の特性試験を行なう半導体装置に関するもので
ある。
【０００２】
【従来の技術】近年、素子の微細化による耐圧の低下に
伴い、外部から印加されている外部電源電圧をチップ内
に設けられた内部降圧回路により上記内部電源電圧より
も低い内部電源電圧に降圧して内部回路に供給すること
が行なわれている。上記の内部降圧回路を搭載したＭＯ
Ｓ ＤＲＡＭ（ダイナミック・ランダム・アクセス・メ
モリ）は、ＩＥＥＥ ＪＳＳＣ，Ｖｏｌ．２３，Ｎｏ．
５，ｐｐ．１１２８−１１３２，Ｏｃｔ．１９８８に開
示されている。
伴い、外部から印加されている外部電源電圧をチップ内
に設けられた内部降圧回路により上記内部電源電圧より
も低い内部電源電圧に降圧して内部回路に供給すること
が行なわれている。上記の内部降圧回路を搭載したＭＯ
Ｓ ＤＲＡＭ（ダイナミック・ランダム・アクセス・メ
モリ）は、ＩＥＥＥ ＪＳＳＣ，Ｖｏｌ．２３，Ｎｏ．
５，ｐｐ．１１２８−１１３２，Ｏｃｔ．１９８８に開
示されている。
【０００３】次に、上記の従来の内部降圧回路について
図面を参照しながら説明する。図１８は、従来の内部降
圧回路の構成を示す図である。
図面を参照しながら説明する。図１８は、従来の内部降
圧回路の構成を示す図である。
【０００４】図１８において、内部降圧回路は、外部電
源電圧ＶCCを受け、基準電圧Ｖ１を出力する電圧発生回
路１０ａ、外部電源電圧ＶCCを受け、基準電圧Ｖ２を出
力する電圧発生回路１０ｂ、基準電圧Ｖ１およびＶ２を
受け、この２つの基準電圧Ｖ１、Ｖ２を合成した基準電
圧ＶＬを発生する基準電圧発生回路１０ｃ、基準電圧Ｖ
ＬおよびノードＮ４からの内部電源電圧ＩＶCCを受け、
トランジスタＱ２７〜Ｑ３０および定電流源Ｊ１を含む
カレントミラー回路２０、カレントミラー回路２０から
の出力を受け、ノードＮ４に内部電源電圧ＩＶCCを出力
するトランジスタＱ３５を含むドライバ回路３０、定電
流源Ｊ２を含む。
源電圧ＶCCを受け、基準電圧Ｖ１を出力する電圧発生回
路１０ａ、外部電源電圧ＶCCを受け、基準電圧Ｖ２を出
力する電圧発生回路１０ｂ、基準電圧Ｖ１およびＶ２を
受け、この２つの基準電圧Ｖ１、Ｖ２を合成した基準電
圧ＶＬを発生する基準電圧発生回路１０ｃ、基準電圧Ｖ
ＬおよびノードＮ４からの内部電源電圧ＩＶCCを受け、
トランジスタＱ２７〜Ｑ３０および定電流源Ｊ１を含む
カレントミラー回路２０、カレントミラー回路２０から
の出力を受け、ノードＮ４に内部電源電圧ＩＶCCを出力
するトランジスタＱ３５を含むドライバ回路３０、定電
流源Ｊ２を含む。
【０００５】次に、基準電圧発生回路１０ｃについて図
面を参照しながら説明する。図１９は、基準電圧発生回
路１０ｃの詳細な構成を示す回路図である。
面を参照しながら説明する。図１９は、基準電圧発生回
路１０ｃの詳細な構成を示す回路図である。
【０００６】図１９において、基準電圧発生回路１０ｃ
は、電圧発生回路１０ａから出力される基準電圧Ｖ１を
受け、トランジスタｐチャネルＭＯＳトランジスタＱ６
１、Ｑ６２、ｎチャネルＭＯＳトランジスタＱ６３、Ｑ
６４および定電流源Ｊ３を含むカレントミラーアンプ１
１、電圧発生回路１０ｂから出力される基準電圧Ｖ２を
受け、ｐチャネルＭＯＳトランジスタＱ６５、Ｑ６６、
ｎチャネルＭＯＳトランジスタＱ６７、Ｑ６８および定
電流源Ｊ４を含むカレントミラーアンプ１２、カレント
ミラーアンプ１１、１２の出力を受け、基準電圧ＶＬを
出力し、ｐチャネルＭＯＳトランジスタＱ６９、Ｑ７
０、抵抗Ｒ３およびＲ４を含む出力ステージ１３を含
む。
は、電圧発生回路１０ａから出力される基準電圧Ｖ１を
受け、トランジスタｐチャネルＭＯＳトランジスタＱ６
１、Ｑ６２、ｎチャネルＭＯＳトランジスタＱ６３、Ｑ
６４および定電流源Ｊ３を含むカレントミラーアンプ１
１、電圧発生回路１０ｂから出力される基準電圧Ｖ２を
受け、ｐチャネルＭＯＳトランジスタＱ６５、Ｑ６６、
ｎチャネルＭＯＳトランジスタＱ６７、Ｑ６８および定
電流源Ｊ４を含むカレントミラーアンプ１２、カレント
ミラーアンプ１１、１２の出力を受け、基準電圧ＶＬを
出力し、ｐチャネルＭＯＳトランジスタＱ６９、Ｑ７
０、抵抗Ｒ３およびＲ４を含む出力ステージ１３を含
む。
【０００７】図２０は、上記のように構成された基準電
圧発生回路１０ｃの基準電圧Ｖ１、Ｖ２、ＶＬと外部電
源電圧ＶCCとの関係を示す図である。図２０に示すよう
に、基準電圧発生回路１０ｃは、基準電圧Ｖ１、Ｖ２を
合成した基準電圧ＶＬを発生させる。
圧発生回路１０ｃの基準電圧Ｖ１、Ｖ２、ＶＬと外部電
源電圧ＶCCとの関係を示す図である。図２０に示すよう
に、基準電圧発生回路１０ｃは、基準電圧Ｖ１、Ｖ２を
合成した基準電圧ＶＬを発生させる。
【０００８】次に、上記のように構成された内部降圧回
路の動作について説明する。ノードＮ４から出力される
内部電源電圧ＩＶCCが基準電圧発生回路１０ｃから出力
される基準電圧ＶＬよりも高くなれば、トランジスタＱ
２９に流れる電流の値がトランジスタＱ３０に流れる電
流の値よりも大きくなる。このとき、ノードＮ５の電位
が上昇し、トランジスタＱ３５が浅い導通状態または非
導通状態となる。この結果、外部電源電圧ＶCCからノー
ドＮ４への電流の供給が低減または停止され、内部電源
電圧ＩＣCCが低下して基準電圧ＶＬとなる。
路の動作について説明する。ノードＮ４から出力される
内部電源電圧ＩＶCCが基準電圧発生回路１０ｃから出力
される基準電圧ＶＬよりも高くなれば、トランジスタＱ
２９に流れる電流の値がトランジスタＱ３０に流れる電
流の値よりも大きくなる。このとき、ノードＮ５の電位
が上昇し、トランジスタＱ３５が浅い導通状態または非
導通状態となる。この結果、外部電源電圧ＶCCからノー
ドＮ４への電流の供給が低減または停止され、内部電源
電圧ＩＣCCが低下して基準電圧ＶＬとなる。
【０００９】逆に、内部電源電圧ＩＶCCが基準電圧ＶＬ
よりも低なると、トランジスタＱ２９に流れる電流の値
がトランジスタＱ３０に流れる電流の値よりも小さくな
る。このとき、ノードＮ５の電位が低下し、トランジス
タＱ３５が導通状態となる。この結果、外部電源電圧Ｖ
CCからノードＮ４に十分な電流が供給され、内部電源電
圧ＩＶCCが上昇して基準電圧ＶＬとなる。
よりも低なると、トランジスタＱ２９に流れる電流の値
がトランジスタＱ３０に流れる電流の値よりも小さくな
る。このとき、ノードＮ５の電位が低下し、トランジス
タＱ３５が導通状態となる。この結果、外部電源電圧Ｖ
CCからノードＮ４に十分な電流が供給され、内部電源電
圧ＩＶCCが上昇して基準電圧ＶＬとなる。
【００１０】図２１は、基準電圧ＶＬおよび内部電源電
圧ＩＶCCの外部電源電圧ＶCC依存性を示す図である。図
２１に示すように、外部電源電圧ＶCCが４Ｖになるまで
は、内部電源電圧ＩＶCCは直線的に増加する。外部電源
電圧ＶCCが４〜７Ｖの範囲では、内部電源電圧ＩＶCCは
４Ｖで一定となる。外部電源電圧ＶCCが７Ｖ以上になる
と内部電源電圧ＩＶCCは直線的に増加する。
圧ＩＶCCの外部電源電圧ＶCC依存性を示す図である。図
２１に示すように、外部電源電圧ＶCCが４Ｖになるまで
は、内部電源電圧ＩＶCCは直線的に増加する。外部電源
電圧ＶCCが４〜７Ｖの範囲では、内部電源電圧ＩＶCCは
４Ｖで一定となる。外部電源電圧ＶCCが７Ｖ以上になる
と内部電源電圧ＩＶCCは直線的に増加する。
【００１１】
【発明が解決しようとする課題】上記のような内部降圧
回路を含む半導体装置は、トランジスタパラメータや抵
抗材料のシート抵抗等が変化すると、図２１に示す外部
電源電圧ＶCCに対する内部電源電圧ＩＶCCの特性が変化
してしまう。したがって、特性の異なる半導体装置のバ
ーンイン試験（電圧印加加速試験）を行なう場合、一定
の外部電源電圧Ｖ CCを供給しても内部電源電圧ＩＶCCが
異なるため、加速電圧が半導体装置ごとに変化してしま
う。また、従来の標準的なＤＲＡＭ等の半導体装置で
は、外部ピンに内部電源電圧ＩＶCCが出力されておら
ず、内部電源電圧ＩＶCCをモニタして加速電圧を調整す
ることもできなかった。この結果、高い加速電圧が印加
されてしまうものは半導体装置の特性を劣化させること
になり、低い加速電圧が印加されてしまうものは十分に
スクリーニングができないという問題があった。
回路を含む半導体装置は、トランジスタパラメータや抵
抗材料のシート抵抗等が変化すると、図２１に示す外部
電源電圧ＶCCに対する内部電源電圧ＩＶCCの特性が変化
してしまう。したがって、特性の異なる半導体装置のバ
ーンイン試験（電圧印加加速試験）を行なう場合、一定
の外部電源電圧Ｖ CCを供給しても内部電源電圧ＩＶCCが
異なるため、加速電圧が半導体装置ごとに変化してしま
う。また、従来の標準的なＤＲＡＭ等の半導体装置で
は、外部ピンに内部電源電圧ＩＶCCが出力されておら
ず、内部電源電圧ＩＶCCをモニタして加速電圧を調整す
ることもできなかった。この結果、高い加速電圧が印加
されてしまうものは半導体装置の特性を劣化させること
になり、低い加速電圧が印加されてしまうものは十分に
スクリーニングができないという問題があった。
【００１２】また、バーンイン試験やその他の試験で不
良品になったものを不良解析する場合に、モールド品の
ままで内部の電源線や信号線の電圧をモニタすることは
できず、十分な不良解析が行なえないという問題もあっ
た。
良品になったものを不良解析する場合に、モールド品の
ままで内部の電源線や信号線の電圧をモニタすることは
できず、十分な不良解析が行なえないという問題もあっ
た。
【００１３】本発明は上記課題を解決するためものであ
って、特性試験を正確に行なうことができる半導体装置
を提供することを目的とする。
って、特性試験を正確に行なうことができる半導体装置
を提供することを目的とする。
【００１４】本発明の他の目的は、内部電源線や信号線
の電圧をモニタすることができる半導体装置を提供する
ことである。
の電圧をモニタすることができる半導体装置を提供する
ことである。
【００１５】本発明のさらに他の目的は、通常入力され
るより高い電圧である高電圧が入力されたことを正確に
検出することができる半導体装置を提供することであ
る。
るより高い電圧である高電圧が入力されたことを正確に
検出することができる半導体装置を提供することであ
る。
【００１６】
【課題を解決するための手段】請求項１記載の半導体装
置は、第１外部制御信号に応答して、所定モードである
ことを指令する第１指令信号を出力する第１指令信号出
力手段と、第２外部制御信号および第１指令信号に応答
して、所定の内部ノードの電位を出力することを指令す
る第２指令信号を出力する第２指令信号出力手段と、第
２指令信号に応答して、所定の内部ノードの電位を外部
端子へ出力する出力手段とを含む。
置は、第１外部制御信号に応答して、所定モードである
ことを指令する第１指令信号を出力する第１指令信号出
力手段と、第２外部制御信号および第１指令信号に応答
して、所定の内部ノードの電位を出力することを指令す
る第２指令信号を出力する第２指令信号出力手段と、第
２指令信号に応答して、所定の内部ノードの電位を外部
端子へ出力する出力手段とを含む。
【００１７】請求項２記載の半導体装置は、第１電圧の
外部入力信号から第２電圧だけ降圧して第３電圧の信号
に変換する降圧手段と、第３電圧の信号の電圧が第４電
圧より高いとき、所定の第１電圧検出信号を出力する検
出手段と、第２電圧を調整する調整手段とを含む。
外部入力信号から第２電圧だけ降圧して第３電圧の信号
に変換する降圧手段と、第３電圧の信号の電圧が第４電
圧より高いとき、所定の第１電圧検出信号を出力する検
出手段と、第２電圧を調整する調整手段とを含む。
【００１８】請求項３記載の半導体装置は、第１電圧の
外部入力信号から第２電圧だけ降圧して第３電圧の信号
に変換する降圧手段と、第３電圧の信号の電圧が第４電
圧より高いとき、所定の第１電圧検出信号を出力する検
出手段と、第４電圧を調整する調整手段とを含む。
外部入力信号から第２電圧だけ降圧して第３電圧の信号
に変換する降圧手段と、第３電圧の信号の電圧が第４電
圧より高いとき、所定の第１電圧検出信号を出力する検
出手段と、第４電圧を調整する調整手段とを含む。
【００１９】
【作用】請求項１記載の半導体装置においては、第１指
令信号出力手段は第１外部制御信号に応答して第２指令
信号出力手段に所定のモードであることを指令する。第
２指令信号出力手段は第２外部制御信号および第１指令
信号に応答して出力手段に所定の内部ノードの電位を出
力することを指令し、出力タイミングを決定する。この
結果、出力手段は、第１外部制御信号、第２外部制御信
号により決定される所定のタイミングで所定の内部ノー
ドの電位を外部端子へ出力することができる。
令信号出力手段は第１外部制御信号に応答して第２指令
信号出力手段に所定のモードであることを指令する。第
２指令信号出力手段は第２外部制御信号および第１指令
信号に応答して出力手段に所定の内部ノードの電位を出
力することを指令し、出力タイミングを決定する。この
結果、出力手段は、第１外部制御信号、第２外部制御信
号により決定される所定のタイミングで所定の内部ノー
ドの電位を外部端子へ出力することができる。
【００２０】請求項２に記載の半導体装置においては、
第２電圧が変動し、第３電圧が変化した場合でも、調整
手段により第２電圧を調整することができるので、第１
電圧を正確に検出することができる。
第２電圧が変動し、第３電圧が変化した場合でも、調整
手段により第２電圧を調整することができるので、第１
電圧を正確に検出することができる。
【００２１】請求項３記載の半導体装置においては、第
２電圧が変動し第３電圧が変化した場合でも、調整手段
により第４電圧を調整することができるので、第１電圧
を正確に検出することができる。
２電圧が変動し第３電圧が変化した場合でも、調整手段
により第４電圧を調整することができるので、第１電圧
を正確に検出することができる。
【００２２】
【実施例】以下、本発明の第１の実施例である半導体装
置について図面を参照しながら説明する。図２８は、本
発明が適用される第１の実施例の半導体装置の構成を示
す図である。図２８においては、半導体装置の一例とし
て１ビット構成のＣＭＯＳプロセスのＤＲＡＭが示され
ている。本発明は、上記のＤＲＡＭに限定されるもので
はなく、所定の特性試験を行なう半導体装置に適用する
ことができる。
置について図面を参照しながら説明する。図２８は、本
発明が適用される第１の実施例の半導体装置の構成を示
す図である。図２８においては、半導体装置の一例とし
て１ビット構成のＣＭＯＳプロセスのＤＲＡＭが示され
ている。本発明は、上記のＤＲＡＭに限定されるもので
はなく、所定の特性試験を行なう半導体装置に適用する
ことができる。
【００２３】図２８において、半導体装置は、状態検出
回路１、クロック発生回路５１、ゲート５２、行および
列アドレスバッファ５３、行デコーダ５４、列デコーダ
５５、センスリフレッシュアンプおよび入出力制御回路
５６、メモリセル５７、入力バッファ５８、出力バッフ
ァ５９、内部降圧回路６０を含む。半導体装置は、カラ
ムアドレスストローブ信号／ＣＡＳ（“／”は反転信号
を示す）、ロウアドレスストローブ信号／ＲＡＳ、ライ
トイネーブル信号／ＷＥに応答して、所定の動作を行な
い、アドレス信号Ａ０〜Ａ１１により指定される行およ
び列アドレスに対応するメモリセル５７内の所定のメモ
リセルにデータを記憶したり、記憶されたデータを読出
したりする。記憶されるデータは、入力バッファ５８を
介してメモリセル５７へ伝達され、読出されたデータは
出力バッファ５９を介して出力される。以上の動作は、
通常のＤＲＡＭと同様の動作である。
回路１、クロック発生回路５１、ゲート５２、行および
列アドレスバッファ５３、行デコーダ５４、列デコーダ
５５、センスリフレッシュアンプおよび入出力制御回路
５６、メモリセル５７、入力バッファ５８、出力バッフ
ァ５９、内部降圧回路６０を含む。半導体装置は、カラ
ムアドレスストローブ信号／ＣＡＳ（“／”は反転信号
を示す）、ロウアドレスストローブ信号／ＲＡＳ、ライ
トイネーブル信号／ＷＥに応答して、所定の動作を行な
い、アドレス信号Ａ０〜Ａ１１により指定される行およ
び列アドレスに対応するメモリセル５７内の所定のメモ
リセルにデータを記憶したり、記憶されたデータを読出
したりする。記憶されるデータは、入力バッファ５８を
介してメモリセル５７へ伝達され、読出されたデータは
出力バッファ５９を介して出力される。以上の動作は、
通常のＤＲＡＭと同様の動作である。
【００２４】内部降圧回路６０は、図１８に示した内部
降圧回路と同様の構成を有しており、所定の回路ブロッ
クへ降圧された内部電源電圧ＩＶCCを供給している。
降圧回路と同様の構成を有しており、所定の回路ブロッ
クへ降圧された内部電源電圧ＩＶCCを供給している。
【００２５】次に、本発明の主要部であるモニタ部（状
態検出回路１、出力バッファ５９の一部）について図面
を参照しながら詳細に説明する。図１は、本発明の第１
の実施例の半導体装置のモニタ部の構成を示すブロック
図である。図１において、図２８に示す出力バッファ５
９のうち本発明に直接関連のある部分のみを出力バッフ
ァ２として示している。
態検出回路１、出力バッファ５９の一部）について図面
を参照しながら詳細に説明する。図１は、本発明の第１
の実施例の半導体装置のモニタ部の構成を示すブロック
図である。図１において、図２８に示す出力バッファ５
９のうち本発明に直接関連のある部分のみを出力バッフ
ァ２として示している。
【００２６】図１において、半導体装置のモニタ部は、
外部ピンから入力される外部制御信号の状態を検知し、
外部制御信号の状態に応じて出力バッファ活性化信号Ｉ
ＶＥを出力する状態検出回路１、出力バッファ活性化信
号ＩＶＥに応答して、外部電源電圧ＶCCが内部降圧回路
６０により降圧された内部電源電圧ＩＶCCを外部ピンに
出力するための出力バッファ２を含む。状態検出回路１
は、シグニチャモード信号発生回路１１、第２タイミン
グ検出回路１２を含む。シグニチャモード信号発生回路
１１は、第１のタイミング検出回路１１２、高電圧検出
回路１１１を含む。
外部ピンから入力される外部制御信号の状態を検知し、
外部制御信号の状態に応じて出力バッファ活性化信号Ｉ
ＶＥを出力する状態検出回路１、出力バッファ活性化信
号ＩＶＥに応答して、外部電源電圧ＶCCが内部降圧回路
６０により降圧された内部電源電圧ＩＶCCを外部ピンに
出力するための出力バッファ２を含む。状態検出回路１
は、シグニチャモード信号発生回路１１、第２タイミン
グ検出回路１２を含む。シグニチャモード信号発生回路
１１は、第１のタイミング検出回路１１２、高電圧検出
回路１１１を含む。
【００２７】第１および第２のタイミング検出回路１１
２、１２には、所定の外部制御信号が入力される。ここ
では、ＤＲＡＭの場合として、たとえば、ロウアドレス
ストローブ信号／ＲＡＳ、カラムアドレスストローブ信
号／ＣＡＳ、ライトイネーブル信号／ＷＥが入力され
る。高電圧検出回路１１１には、通常入力される“Ｈ”
（高電位）のレベルより高い高電圧Ｖの信号が入力され
る。ここでは、ＤＲＡＭの場合として、たとえば、アド
レス入力ピンの１つである外部ピンＰＡｉを入力ピンと
してアドレス信号Ａｉが入力される。高電圧検出回路１
１１は、アドレス信号Ａｉが高電圧Ｖであることを検知
すると高電圧検知信号ＳＨＶを第１のタイミング検出回
路１１２へ出力する。
２、１２には、所定の外部制御信号が入力される。ここ
では、ＤＲＡＭの場合として、たとえば、ロウアドレス
ストローブ信号／ＲＡＳ、カラムアドレスストローブ信
号／ＣＡＳ、ライトイネーブル信号／ＷＥが入力され
る。高電圧検出回路１１１には、通常入力される“Ｈ”
（高電位）のレベルより高い高電圧Ｖの信号が入力され
る。ここでは、ＤＲＡＭの場合として、たとえば、アド
レス入力ピンの１つである外部ピンＰＡｉを入力ピンと
してアドレス信号Ａｉが入力される。高電圧検出回路１
１１は、アドレス信号Ａｉが高電圧Ｖであることを検知
すると高電圧検知信号ＳＨＶを第１のタイミング検出回
路１１２へ出力する。
【００２８】第１のタイミング検出回路１１２は、ロウ
アドレスストローブ信号／ＲＡＳ、カラムアドレススト
ローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、高
電圧検知信号ＳＨＶの状態が予め定められたタイミング
であれば、内部電源電圧ＩＶ CCをモニタするモードに設
定されたことを示すシグニチャモード信号ＳＩＧＥを第
２のタイミング検出回路１２へ出力する。第２のタイミ
ング検出回路１２は、シグニチャモード信号ＳＩＧＥに
応答して活性化する。活性化された第２のタイミング検
出信号１２は、ロウアドレスストローブ信号／ＲＡＳ、
カラムアドレスストローブ信号／ＣＡＳ、ライトイネー
ブル信号／ＷＥのタイミングに応答して、出力バッファ
２を活性化させる出力バッファ活性化信号ＩＶＥを出力
バッファ２へ出力する。
アドレスストローブ信号／ＲＡＳ、カラムアドレススト
ローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、高
電圧検知信号ＳＨＶの状態が予め定められたタイミング
であれば、内部電源電圧ＩＶ CCをモニタするモードに設
定されたことを示すシグニチャモード信号ＳＩＧＥを第
２のタイミング検出回路１２へ出力する。第２のタイミ
ング検出回路１２は、シグニチャモード信号ＳＩＧＥに
応答して活性化する。活性化された第２のタイミング検
出信号１２は、ロウアドレスストローブ信号／ＲＡＳ、
カラムアドレスストローブ信号／ＣＡＳ、ライトイネー
ブル信号／ＷＥのタイミングに応答して、出力バッファ
２を活性化させる出力バッファ活性化信号ＩＶＥを出力
バッファ２へ出力する。
【００２９】次に、高電圧検出回路１１１について図面
を参照しながら詳細に説明する。図２は、高電圧検出回
路１１１の構成を示す回路図である。
を参照しながら詳細に説明する。図２は、高電圧検出回
路１１１の構成を示す回路図である。
【００３０】図２において、高電圧検出回路１１１は、
ｎチャネルＭＯＳトランジスタＱ１１〜Ｑ１ｎ、Ｑ４を
含む。トランジスタＱ１１のドレインとゲートは、外部
ピンＰＡｉに接続される。トランジスタＱ１２のドレイ
ンおよびゲートはトランジスタＱ１１のソースに接続さ
れる。以下、トランジスタＱ１２と同様の方法で合計ｎ
個のトランジスタＱ１１〜Ｑ１ｎが接続される。トラン
ジスタＱ１ｎのソースとトランジスタＱ４のドレインと
はノードＮ１で接続され、ノードＮ１から高電圧検知信
号ＳＨＶが出力される。トランジスタＱ４のゲートは内
部電源電圧ＩＶ CCと接続され、ソースは接地電位と接続
される。ここで、トランジスタＱ１１〜Ｑ１ｎのしきい
値電圧をＶT1とすると、ｎ・ＶT1＞ＶCCとなるようにト
ランジスタのＱ１１〜Ｑ１ｎの個数ｎを設定する。外部
ピンＰＡｉに高電圧Ｖが入力されたとき、ノードＮ１に
Ｖ−ｎ・ＶT1のレベルの信号が出力されるようにトラン
ジスタＱ４のオン抵抗を十分高く設定しておく。
ｎチャネルＭＯＳトランジスタＱ１１〜Ｑ１ｎ、Ｑ４を
含む。トランジスタＱ１１のドレインとゲートは、外部
ピンＰＡｉに接続される。トランジスタＱ１２のドレイ
ンおよびゲートはトランジスタＱ１１のソースに接続さ
れる。以下、トランジスタＱ１２と同様の方法で合計ｎ
個のトランジスタＱ１１〜Ｑ１ｎが接続される。トラン
ジスタＱ１ｎのソースとトランジスタＱ４のドレインと
はノードＮ１で接続され、ノードＮ１から高電圧検知信
号ＳＨＶが出力される。トランジスタＱ４のゲートは内
部電源電圧ＩＶ CCと接続され、ソースは接地電位と接続
される。ここで、トランジスタＱ１１〜Ｑ１ｎのしきい
値電圧をＶT1とすると、ｎ・ＶT1＞ＶCCとなるようにト
ランジスタのＱ１１〜Ｑ１ｎの個数ｎを設定する。外部
ピンＰＡｉに高電圧Ｖが入力されたとき、ノードＮ１に
Ｖ−ｎ・ＶT1のレベルの信号が出力されるようにトラン
ジスタＱ４のオン抵抗を十分高く設定しておく。
【００３１】アドレスピンＰＡｉに通常の入力信号であ
る“Ｌ”（接地電位）の信号が入力されると、トランジ
スタＱ１１〜Ｑ１ｎはオンしない。一方、常にオン状態
にあるトランジスタＱ４によってノードＮ１は“Ｌ”に
なっており、高電圧検知信号ＳＨＶは“Ｌ”となる。
る“Ｌ”（接地電位）の信号が入力されると、トランジ
スタＱ１１〜Ｑ１ｎはオンしない。一方、常にオン状態
にあるトランジスタＱ４によってノードＮ１は“Ｌ”に
なっており、高電圧検知信号ＳＨＶは“Ｌ”となる。
【００３２】次に、アドレスピンＰＡｉに通常の入力信
号である“Ｈ”（ＶCCレベル）が入力されても、トラン
ジスタＱ１１〜Ｑ１ｎがすべてオンすることはなく、上
記と同様に高電圧検知信号ＳＨＶは“Ｌ”となる。
号である“Ｈ”（ＶCCレベル）が入力されても、トラン
ジスタＱ１１〜Ｑ１ｎがすべてオンすることはなく、上
記と同様に高電圧検知信号ＳＨＶは“Ｌ”となる。
【００３３】次に、外部ピンＰＡｉに通常の入力信号の
“Ｈ”より高い高電圧Ｖ、たとえば、ＶCC＋ｎ・ＶT1の
信号が入力されると、トランジスタＱ１１〜Ｑ１ｎがす
べてオンし、ノードＮ１の電位はＶCCレベルとなる。こ
のとき、トランジスタＱ４のオン抵抗が十分高くなって
いるので、外部ピンＰＡｉに高電圧Ｖが入力され続けれ
ば、ノードＮ１はＶCCレベルの信号を出力し続け高電圧
検知信号ＳＨＶは“Ｈ”となる。
“Ｈ”より高い高電圧Ｖ、たとえば、ＶCC＋ｎ・ＶT1の
信号が入力されると、トランジスタＱ１１〜Ｑ１ｎがす
べてオンし、ノードＮ１の電位はＶCCレベルとなる。こ
のとき、トランジスタＱ４のオン抵抗が十分高くなって
いるので、外部ピンＰＡｉに高電圧Ｖが入力され続けれ
ば、ノードＮ１はＶCCレベルの信号を出力し続け高電圧
検知信号ＳＨＶは“Ｈ”となる。
【００３４】次に、出力バッファ２について図面を参照
しながら詳細に説明する。図３は、出力バッファ２の第
１の実施例の構成を示す回路図である。
しながら詳細に説明する。図３は、出力バッファ２の第
１の実施例の構成を示す回路図である。
【００３５】図３において、出力バッファ２は、ｎチャ
ネルＭＯＳトランジスタＱ６、Ｑ７、キャパシタＣ１、
遅延回路２０１を含む。遅延回路２０１は、インバータ
ＩＶ１１〜ＩＶ１６を含む。トランジスタＱ６、Ｑ７の
しきい値電圧はＶT2である。
ネルＭＯＳトランジスタＱ６、Ｑ７、キャパシタＣ１、
遅延回路２０１を含む。遅延回路２０１は、インバータ
ＩＶ１１〜ＩＶ１６を含む。トランジスタＱ６、Ｑ７の
しきい値電圧はＶT2である。
【００３６】トランジスタＱ６のソースには第２のタイ
ミング検出回路１２が出力する出力バッファ活性化信号
ＩＶＥが入力され、ゲートには内部電源電圧ＩＶCCが印
加される。トランジスタＱ６のドレインはトランジスタ
Ｑ７のゲートに接続される。トランジスタＱ７のドレイ
ンは内部電源電圧ＩＶCCと接続される。出力バッファ活
性化信号ＩＶＥは遅延回路２０１へ入力される。キャパ
シタＣ１は遅延回路２０１とトランジスタＱ７のゲート
とに接続される。
ミング検出回路１２が出力する出力バッファ活性化信号
ＩＶＥが入力され、ゲートには内部電源電圧ＩＶCCが印
加される。トランジスタＱ６のドレインはトランジスタ
Ｑ７のゲートに接続される。トランジスタＱ７のドレイ
ンは内部電源電圧ＩＶCCと接続される。出力バッファ活
性化信号ＩＶＥは遅延回路２０１へ入力される。キャパ
シタＣ１は遅延回路２０１とトランジスタＱ７のゲート
とに接続される。
【００３７】次に、上記のように構成された出力バッフ
ァ２の動作について説明する。出力バッファ活性化信号
ＩＶＥが“Ｌ”のとき、常時オンしているトランジスタ
Ｑ６により、ノードＮ２の電位は“Ｌ”となる。このと
き、トランジスタＱ７はオフの状態となり、内部電源電
圧ＩＶCCは出力されない。
ァ２の動作について説明する。出力バッファ活性化信号
ＩＶＥが“Ｌ”のとき、常時オンしているトランジスタ
Ｑ６により、ノードＮ２の電位は“Ｌ”となる。このと
き、トランジスタＱ７はオフの状態となり、内部電源電
圧ＩＶCCは出力されない。
【００３８】次に、出力バッファ活性化信号ＩＶＥが
“Ｈ”（ＩＶCCレベル）になると、トランジスタＱ６に
よりノードＮ２はＩＶCC−Ｖt2になる。所定時間経過
後、ノードＮ３が“Ｈ”（ＩＶCCレベル）となり、ノー
ドＮ２の電位は２・ＩＶCC−Ｖt2にブーストされる。こ
こで、２・ＩＶCC−Ｖt2＞ＩＶCC＋Ｖt2の条件を満たす
ようにしきい値Ｖt2を設定しておけば、トランジスタＱ
７は完全にオン状態となり、内部電源電圧ＩＶCCレベル
の出力信号ＤＱを出力する。したがって、トランジスタ
Ｑ７のドレインと外部ピンＰＤとを接続しておけば、直
接、内部電源電圧ＩＶCCの出力信号ＤＱが外部ピンＰＤ
に出力されることになる。ここでは、ＤＲＡＭの場合と
して、たとえば通常データを出力するＱピンを外部ピン
ＰＤとして使用している。
“Ｈ”（ＩＶCCレベル）になると、トランジスタＱ６に
よりノードＮ２はＩＶCC−Ｖt2になる。所定時間経過
後、ノードＮ３が“Ｈ”（ＩＶCCレベル）となり、ノー
ドＮ２の電位は２・ＩＶCC−Ｖt2にブーストされる。こ
こで、２・ＩＶCC−Ｖt2＞ＩＶCC＋Ｖt2の条件を満たす
ようにしきい値Ｖt2を設定しておけば、トランジスタＱ
７は完全にオン状態となり、内部電源電圧ＩＶCCレベル
の出力信号ＤＱを出力する。したがって、トランジスタ
Ｑ７のドレインと外部ピンＰＤとを接続しておけば、直
接、内部電源電圧ＩＶCCの出力信号ＤＱが外部ピンＰＤ
に出力されることになる。ここでは、ＤＲＡＭの場合と
して、たとえば通常データを出力するＱピンを外部ピン
ＰＤとして使用している。
【００３９】次に、上記の一連の動作をタイミング図を
用いて説明する。図４は、シグニチャモードセットタイ
ミングを説明するタイミング図である。
用いて説明する。図４は、シグニチャモードセットタイ
ミングを説明するタイミング図である。
【００４０】外部ピンＰＲ、ＰＣ、ＰＷにＷＣＢＲ（Ｗ
Ｅ、ＣＡＳビフォアＲＡＳ）のタイミングでロウアドレ
スストローブ信号／ＲＡＳ、カラムアドレスストローブ
信号／ＣＡＳ、ライトイネーブル信号／ＷＥを入力す
る。ＷＣＢＲのタイミングとは、カラムアドレスストロ
ーブ信号／ＣＡＳとライトイネーブル信号／ＷＥをロウ
アドレスストローブ信号／ＲＡＳに先立って“Ｌ”のレ
ベルで入力した後、ロウアドレスストローブ信号／ＲＡ
Ｓを“Ｌ”とするタイミングである。ＷＣＢＲのタイミ
ングはＤＲＡＭにおいて、テストモードに入るときに使
用されるタイミングである。上記のＷＣＢＲのタイミン
グと同時に、外部ピンＰＡｉに通常の入力信号よりも高
い高電圧のＶCC＋ｎ・Ｖt1レベルのアドレス信号Ａｉを
入力する。このとき、ロウアドレスストローブ信号／Ｒ
ＡＳの立上がりに応答して、シグニチャモード信号ＳＩ
ＧＥが“Ｈ”（ＩＶCCレベル）となる。シグニチャモー
ド信号ＳＩＧＥは一度セットされれば、高電圧のＶCC＋
ｎ・Ｖt1レベルのアドレス信号Ａｉが入力されなくても
以下に説明するリセットタイミングが入力されるまで、
シグニチャモード信号ＳＩＧＥは“Ｈ”（ＩＶCCレベ
ル）の状態となっている。上記のように、ＷＣＢＲのタ
イミングでシグニチャモードセットタイミングを設定し
ているため、装置のテストモードと同じタイミングでシ
グニチャモードをセットすることが可能となる。
Ｅ、ＣＡＳビフォアＲＡＳ）のタイミングでロウアドレ
スストローブ信号／ＲＡＳ、カラムアドレスストローブ
信号／ＣＡＳ、ライトイネーブル信号／ＷＥを入力す
る。ＷＣＢＲのタイミングとは、カラムアドレスストロ
ーブ信号／ＣＡＳとライトイネーブル信号／ＷＥをロウ
アドレスストローブ信号／ＲＡＳに先立って“Ｌ”のレ
ベルで入力した後、ロウアドレスストローブ信号／ＲＡ
Ｓを“Ｌ”とするタイミングである。ＷＣＢＲのタイミ
ングはＤＲＡＭにおいて、テストモードに入るときに使
用されるタイミングである。上記のＷＣＢＲのタイミン
グと同時に、外部ピンＰＡｉに通常の入力信号よりも高
い高電圧のＶCC＋ｎ・Ｖt1レベルのアドレス信号Ａｉを
入力する。このとき、ロウアドレスストローブ信号／Ｒ
ＡＳの立上がりに応答して、シグニチャモード信号ＳＩ
ＧＥが“Ｈ”（ＩＶCCレベル）となる。シグニチャモー
ド信号ＳＩＧＥは一度セットされれば、高電圧のＶCC＋
ｎ・Ｖt1レベルのアドレス信号Ａｉが入力されなくても
以下に説明するリセットタイミングが入力されるまで、
シグニチャモード信号ＳＩＧＥは“Ｈ”（ＩＶCCレベ
ル）の状態となっている。上記のように、ＷＣＢＲのタ
イミングでシグニチャモードセットタイミングを設定し
ているため、装置のテストモードと同じタイミングでシ
グニチャモードをセットすることが可能となる。
【００４１】図５は、シグニチャモードリセットタイミ
ングを説明するタイミングチャートである。ライトイネ
ーブル信号／ＷＥ、カラムアドレスストローブ信号／Ｃ
ＡＳを“Ｈ”（ＶCCレベル）で入力しておく。次に、ロ
ウアドレスストローブ信号／ＲＡＳが“Ｌ”から“Ｈ”
へ立上がると、シグニチャモード信号ＳＩＧＥが“Ｌ”
となり、シグニチャモードがリセットされる。
ングを説明するタイミングチャートである。ライトイネ
ーブル信号／ＷＥ、カラムアドレスストローブ信号／Ｃ
ＡＳを“Ｈ”（ＶCCレベル）で入力しておく。次に、ロ
ウアドレスストローブ信号／ＲＡＳが“Ｌ”から“Ｈ”
へ立上がると、シグニチャモード信号ＳＩＧＥが“Ｌ”
となり、シグニチャモードがリセットされる。
【００４２】また、上記のリセット方法以外に以下のリ
セット方法によりシグニチャモードをリセットしてもよ
い。まず、ライトイネーブル信号／ＷＥを“Ｈ”（ＶCC
レベル）で入力しておく。次に、カラムアドレスストロ
ーブ信号／ＣＡＳがロウアドレスストローブ信号／ＲＡ
Ｓに先立って“Ｌ”で入力された後、ロウアドレススト
ローブ信号／ＲＡＳが“Ｌ”から“Ｈ”へ立上がる。こ
の立上がりタイミングに応答して、シグニチャモード信
号ＳＩＧＥが“Ｌ”となり、シグニチャモードがリセッ
トされる。
セット方法によりシグニチャモードをリセットしてもよ
い。まず、ライトイネーブル信号／ＷＥを“Ｈ”（ＶCC
レベル）で入力しておく。次に、カラムアドレスストロ
ーブ信号／ＣＡＳがロウアドレスストローブ信号／ＲＡ
Ｓに先立って“Ｌ”で入力された後、ロウアドレススト
ローブ信号／ＲＡＳが“Ｌ”から“Ｈ”へ立上がる。こ
の立上がりタイミングに応答して、シグニチャモード信
号ＳＩＧＥが“Ｌ”となり、シグニチャモードがリセッ
トされる。
【００４３】上記のように、シグニチャモードは、ＲＯ
Ｒ（ＲＡＳオンリーリフレッシュ）またはＣＢＲ（ＣＡ
ＳビフォアＲＡＳ）のタイミングでリセットされる。Ｒ
ＯＲおよびＣＢＲのタイミングは、通常のＤＲＡＭにお
いて、リフレッシュ動作を行なうための標準サイクルで
ある。内部電圧をモニタするシグニチャモードはリフレ
ッシュ動作を行ないながら行なう必要がないので、リフ
レッシュサイクルでリセットされるようにすることによ
り、新たなリセットタイミングを作る必要がなくなる。
したがって、ＤＲＡＭコントローラ等の周辺システム機
器の構成を簡略化し、また、誤動作させることもない。
さらに、テストモードのリセットもＲＯＲまたはＣＢＲ
のタイミングで行なうので整合性がよくなる。
Ｒ（ＲＡＳオンリーリフレッシュ）またはＣＢＲ（ＣＡ
ＳビフォアＲＡＳ）のタイミングでリセットされる。Ｒ
ＯＲおよびＣＢＲのタイミングは、通常のＤＲＡＭにお
いて、リフレッシュ動作を行なうための標準サイクルで
ある。内部電圧をモニタするシグニチャモードはリフレ
ッシュ動作を行ないながら行なう必要がないので、リフ
レッシュサイクルでリセットされるようにすることによ
り、新たなリセットタイミングを作る必要がなくなる。
したがって、ＤＲＡＭコントローラ等の周辺システム機
器の構成を簡略化し、また、誤動作させることもない。
さらに、テストモードのリセットもＲＯＲまたはＣＢＲ
のタイミングで行なうので整合性がよくなる。
【００４４】次に、上記のシグニチャモードのセットま
たはリセットタイミングを実現する第１のタイミング検
出回路１１２について図面を参照しながら説明する。図
２２は、第１のタイミング検出回路１１２の構成を示す
図である。
たはリセットタイミングを実現する第１のタイミング検
出回路１１２について図面を参照しながら説明する。図
２２は、第１のタイミング検出回路１１２の構成を示す
図である。
【００４５】図２２において、第１のタイミング検出回
路１１２は、ライトイネーブル信号／ＷＥがロウアドレ
スストローブ信号／ＲＡＳより早く立上がったことを検
出するＷＢＲ検出回路１３１、カラムアドレスストロー
ブ信号／ＣＡＳがロウアドレスストローブ信号／ＲＡＳ
より早く立上がったことを検出するＣＢＲ検出回路１３
２、ＲＯＲのタイミングを検出するＲＯＲ検出回路１３
３、ＮＡＮＤゲートＧ１００〜Ｇ１０７、インバータＧ
１０８〜Ｇ１１５、ＮＯＲゲートＧ１１６〜Ｇ１１７を
含む。
路１１２は、ライトイネーブル信号／ＷＥがロウアドレ
スストローブ信号／ＲＡＳより早く立上がったことを検
出するＷＢＲ検出回路１３１、カラムアドレスストロー
ブ信号／ＣＡＳがロウアドレスストローブ信号／ＲＡＳ
より早く立上がったことを検出するＣＢＲ検出回路１３
２、ＲＯＲのタイミングを検出するＲＯＲ検出回路１３
３、ＮＡＮＤゲートＧ１００〜Ｇ１０７、インバータＧ
１０８〜Ｇ１１５、ＮＯＲゲートＧ１１６〜Ｇ１１７を
含む。
【００４６】ＷＢＲ検出回路１３１、ＣＢＲ検出回路１
３２はＣＢＲのタイミングでリフレッシュ動作を行なう
ために一般に使用されている回路と同様のものである。
ＷＢＲ検出回路１３１から出力される出力信号ＷＢＲ
は、ライトイネーブル信号／ＷＥがロウアドレスストロ
ーブ信号／ＲＡＳより早く立上がったときに“Ｈ”とな
り、ロウアドレスストローブ信号／ＲＡＳが立上がった
ときに“Ｌ”となる。ＣＢＲ検出回路１３２から出力さ
れる出力信号ＣＢＲは、カラムアドレスストローブ信号
／ＣＡＳがロウアドレスストローブ信号／ＲＡＳより早
く立上がったときに“Ｈ”となり、ロウアドレスストロ
ーブ信号／ＲＡＳが立上がったときに“Ｌ”となる。Ｒ
ＯＲ検出回路１３３から出力される出力信号／ＲＯＲ
は、ＲＯＲタイミングを検出すると“Ｌ”となり、ロウ
アドレスストローブ信号／ＲＡＳが立上がると“Ｈ”と
なる。インバータＧ１１５の出力信号／ＣＢＲＯＲは、
ＣＢＲまたはＲＯＲのタイミングに応答して“Ｌ”とな
る。上記の構成により第１のタイミング検出回路１１２
は、上記のシグニチャモードのセットまたはリセットタ
イミングを実現することが可能となる。
３２はＣＢＲのタイミングでリフレッシュ動作を行なう
ために一般に使用されている回路と同様のものである。
ＷＢＲ検出回路１３１から出力される出力信号ＷＢＲ
は、ライトイネーブル信号／ＷＥがロウアドレスストロ
ーブ信号／ＲＡＳより早く立上がったときに“Ｈ”とな
り、ロウアドレスストローブ信号／ＲＡＳが立上がった
ときに“Ｌ”となる。ＣＢＲ検出回路１３２から出力さ
れる出力信号ＣＢＲは、カラムアドレスストローブ信号
／ＣＡＳがロウアドレスストローブ信号／ＲＡＳより早
く立上がったときに“Ｈ”となり、ロウアドレスストロ
ーブ信号／ＲＡＳが立上がったときに“Ｌ”となる。Ｒ
ＯＲ検出回路１３３から出力される出力信号／ＲＯＲ
は、ＲＯＲタイミングを検出すると“Ｌ”となり、ロウ
アドレスストローブ信号／ＲＡＳが立上がると“Ｈ”と
なる。インバータＧ１１５の出力信号／ＣＢＲＯＲは、
ＣＢＲまたはＲＯＲのタイミングに応答して“Ｌ”とな
る。上記の構成により第１のタイミング検出回路１１２
は、上記のシグニチャモードのセットまたはリセットタ
イミングを実現することが可能となる。
【００４７】次に、内部電圧モニタタイミングについて
説明する。図６は、第１の内部電圧モニタタイミングを
説明する図である。
説明する。図６は、第１の内部電圧モニタタイミングを
説明する図である。
【００４８】シグニチャモードにセットされている状態
でロウアドレスストローブ信号／ＲＡＳを“Ｈ”で入力
しておく。次に、ライトイネーブル信号／ＷＥを“Ｌ”
で入力した後、カラムアドレスストローブ信号／ＣＡＳ
を“Ｌ”で入力する。このとき、第２のタイミング検出
回路１２が出力バッファ活性化信号ＩＶＥを“Ｈ”（Ｉ
ＶCCレベル）とし、出力バッファ２が活性化される。活
性化された出力バッファ２は外部ピンＰＤに内部電源電
圧ＩＶCCの出力信号ＤＱを出力し、内部電源電圧ＩＶCC
を直接モニタすることができる。
でロウアドレスストローブ信号／ＲＡＳを“Ｈ”で入力
しておく。次に、ライトイネーブル信号／ＷＥを“Ｌ”
で入力した後、カラムアドレスストローブ信号／ＣＡＳ
を“Ｌ”で入力する。このとき、第２のタイミング検出
回路１２が出力バッファ活性化信号ＩＶＥを“Ｈ”（Ｉ
ＶCCレベル）とし、出力バッファ２が活性化される。活
性化された出力バッファ２は外部ピンＰＤに内部電源電
圧ＩＶCCの出力信号ＤＱを出力し、内部電源電圧ＩＶCC
を直接モニタすることができる。
【００４９】次に、カラムアドレスストローブ信号／Ｃ
ＡＳを“Ｈ”にすると、第２のタイミング検出回路１２
は、出力バッファ活性化回路ＩＶＥを“Ｌ”とし、出力
バッファ２が非活性化される。したがって、外部ピンＰ
Ｄに内部電源電圧ＩＶCCの出力信号ＤＱが出力されず、
Ｈｉ−Ｚ（ハイインピーダンス）状態となる。
ＡＳを“Ｈ”にすると、第２のタイミング検出回路１２
は、出力バッファ活性化回路ＩＶＥを“Ｌ”とし、出力
バッファ２が非活性化される。したがって、外部ピンＰ
Ｄに内部電源電圧ＩＶCCの出力信号ＤＱが出力されず、
Ｈｉ−Ｚ（ハイインピーダンス）状態となる。
【００５０】上記の第１の内部電圧モニタタイミングを
実現する第２のタイミング検出回路１２について図面を
参照して説明する。図２３は、第２のタイミング検出回
路１２の第１の実施例の構成を示す図である。
実現する第２のタイミング検出回路１２について図面を
参照して説明する。図２３は、第２のタイミング検出回
路１２の第１の実施例の構成を示す図である。
【００５１】図２３において、第２のタイミング検出回
路１２は、ＷＢＣ検出回路１３４、入力バッファ１５
０、ＮＡＮＤゲートＧ１２１、インバータＧ１２２を含
む。入力バッファ１５０は、インバータＧ１２３、Ｇ１
２４を含む。
路１２は、ＷＢＣ検出回路１３４、入力バッファ１５
０、ＮＡＮＤゲートＧ１２１、インバータＧ１２２を含
む。入力バッファ１５０は、インバータＧ１２３、Ｇ１
２４を含む。
【００５２】ＷＢＣ検出回路１３４は、ライトイネーブ
ル信号／ＷＥがカラムアドレスストローブ信号／ＣＡＳ
より早く立上がったときに“Ｈ”となり、カラムアドレ
スストローブ信号／ＣＡＳが立上がると“Ｌ”となる出
力信号ＷＢＣを出力する。ＷＢＣ検出回路１３４は図２
２に示すＣＢＲ検出回路１３２と同様の構成を有し、カ
ラムアドレスストローブ信号／ＣＡＳをライトイネーブ
ル信号／ＷＥとし、ロウアドレスストローブ信号／ＲＡ
Ｓをカラムアドレスストローブ信号／ＣＡＳとすればよ
い。ロウアドレスストローブ信号／ＲＡＳは入力バッフ
ァ１５０を介してＮＡＮＤゲートＧ１２１に入力され
る。ＮＡＮＤゲートＧ１２１の出力信号はインバータＧ
１２２を介して出力バッファ活性化信号ＩＶＥとして出
力される。
ル信号／ＷＥがカラムアドレスストローブ信号／ＣＡＳ
より早く立上がったときに“Ｈ”となり、カラムアドレ
スストローブ信号／ＣＡＳが立上がると“Ｌ”となる出
力信号ＷＢＣを出力する。ＷＢＣ検出回路１３４は図２
２に示すＣＢＲ検出回路１３２と同様の構成を有し、カ
ラムアドレスストローブ信号／ＣＡＳをライトイネーブ
ル信号／ＷＥとし、ロウアドレスストローブ信号／ＲＡ
Ｓをカラムアドレスストローブ信号／ＣＡＳとすればよ
い。ロウアドレスストローブ信号／ＲＡＳは入力バッフ
ァ１５０を介してＮＡＮＤゲートＧ１２１に入力され
る。ＮＡＮＤゲートＧ１２１の出力信号はインバータＧ
１２２を介して出力バッファ活性化信号ＩＶＥとして出
力される。
【００５３】次に、第２の内部電圧モニタタイミングに
ついて説明する。図７は、第２の内部電圧モニタタイミ
ングを説明する図である。
ついて説明する。図７は、第２の内部電圧モニタタイミ
ングを説明する図である。
【００５４】第２のタイミング検出回路１２のカラムア
ドレスストローブ信号／ＣＡＳとライトイネーブル信号
／ＷＥとの接続を変えることにより、図７に示すタイミ
ングで内部電源電圧ＩＶCCを直接モニタすることができ
る。
ドレスストローブ信号／ＣＡＳとライトイネーブル信号
／ＷＥとの接続を変えることにより、図７に示すタイミ
ングで内部電源電圧ＩＶCCを直接モニタすることができ
る。
【００５５】次に、上記の第２の内部電圧モニタタイミ
ングを実現する第２のタイミング検出回路について図面
を参照しながら説明する。図２４は、図７に示す第２の
内部電圧モニタタイミングを実現する第２のタイミング
検出回路の第２の実施例の構成を示す図である。図２３
に示す第２のタイミング検出回路１２と異なる点は、ラ
イトイネーブル信号／ＷＥとカラムアドレスストローブ
信号／ＣＡＳを入替えてＣＢＷ検出回路１３５へ入力し
ている点である。
ングを実現する第２のタイミング検出回路について図面
を参照しながら説明する。図２４は、図７に示す第２の
内部電圧モニタタイミングを実現する第２のタイミング
検出回路の第２の実施例の構成を示す図である。図２３
に示す第２のタイミング検出回路１２と異なる点は、ラ
イトイネーブル信号／ＷＥとカラムアドレスストローブ
信号／ＣＡＳを入替えてＣＢＷ検出回路１３５へ入力し
ている点である。
【００５６】上記の各内部電圧モニタタイミングは、シ
グニチャモードをリセットしないタイミングであれば他
のどのようなタイミングを用いることも可能である。
グニチャモードをリセットしないタイミングであれば他
のどのようなタイミングを用いることも可能である。
【００５７】次に、図１に示す高電圧検出回路１１１の
第２の実施例について説明する。図８は、高電圧検出回
路１１１の第２の実施例の構成を示す図である。図８に
おいて、高電圧検出回路は、ドレインとゲートをショー
トさせたｎ個のｎチャネルＭＯＳトランジスタＱ２１〜
Ｑ２ｎ、ドレインとゲートをショートさせたｍ個のｐチ
ャネルＭＯＳトランジスタＱ３１〜Ｑ３ｍ、ｎチャネル
ＭＯＳトランジスタＱ５を含む。ｎチャネルＭＯＳトラ
ンジスタＱ２１〜Ｑ２ｎとｐチャネルＭＯＳトランジス
タＱ３１〜Ｑ３ｍとは直列に接続されている。また、ゲ
ートに内部電源電圧ＩＶCCが入力され、ソースが接地電
位にとってあるｎチャネルＭＯＳトランジスタＱ５のド
レインと、ｍ＋ｎ個の直列接続された最後のトランジス
タＱ３ｍのドレインとがノードＮ３で接続されている。
ｎチャネルＭＯＳトランジスタＱ２１のゲートとドレイ
ンとは外部ピンＰＡｉに接続される。トランジスタＱ２
１〜Ｑ２ｎの各しきい値電圧をＶt3とし、トランジスタ
Ｑ３１〜Ｑ３ｍの各しきい値電圧をＶt4とし、ｎ・Ｖt3
＋ｎ・Ｖt4＞ＶCCとなるように設定しておく。また、高
電圧Ｖが外部ピンＰＡｉに入力されたときにノードＮ３
にＶ−ｎ・Ｖt3−ｍ・Ｖt4が出力されるようにトランジ
スタＱ５のオン抵抗が十分高くなるようにしておく。以
上の構成により、図２に示す高電圧検出回路１１１と同
様に、図８に示す高電圧検出回路は動作する。外部ピン
ＰＡｉに通常の入力信号である“Ｌ”または“Ｈ”の信
号が入力されても、ノードＮ３の電位は接地電位になっ
ており、高電圧検知信号ＳＨＶは“Ｌ”となる。一方、
外部ピンＰＡｉに通常の入力信号である“Ｈ”のレベル
より高い高電位Ｖ、たとえば、ＶCC＋ｎ・Ｖt3＋ｎ・Ｖ
t4が入力されると、ノードＮ３はＶCCレベルとなり、高
電圧検知信号ＳＨＶは“Ｈ”となる。また、図８におい
て、外部ピンＰＡｉに接続されるｎチャネルＭＯＳトラ
ンジスタＱ２１以外のｐチャネルＭＯＳトランジスタＱ
２２〜Ｑ２ｎとｎチャネルＭＯＳトランジスタＱ３１〜
Ｑ３ｎの接続順序は他の順序でも良い。
第２の実施例について説明する。図８は、高電圧検出回
路１１１の第２の実施例の構成を示す図である。図８に
おいて、高電圧検出回路は、ドレインとゲートをショー
トさせたｎ個のｎチャネルＭＯＳトランジスタＱ２１〜
Ｑ２ｎ、ドレインとゲートをショートさせたｍ個のｐチ
ャネルＭＯＳトランジスタＱ３１〜Ｑ３ｍ、ｎチャネル
ＭＯＳトランジスタＱ５を含む。ｎチャネルＭＯＳトラ
ンジスタＱ２１〜Ｑ２ｎとｐチャネルＭＯＳトランジス
タＱ３１〜Ｑ３ｍとは直列に接続されている。また、ゲ
ートに内部電源電圧ＩＶCCが入力され、ソースが接地電
位にとってあるｎチャネルＭＯＳトランジスタＱ５のド
レインと、ｍ＋ｎ個の直列接続された最後のトランジス
タＱ３ｍのドレインとがノードＮ３で接続されている。
ｎチャネルＭＯＳトランジスタＱ２１のゲートとドレイ
ンとは外部ピンＰＡｉに接続される。トランジスタＱ２
１〜Ｑ２ｎの各しきい値電圧をＶt3とし、トランジスタ
Ｑ３１〜Ｑ３ｍの各しきい値電圧をＶt4とし、ｎ・Ｖt3
＋ｎ・Ｖt4＞ＶCCとなるように設定しておく。また、高
電圧Ｖが外部ピンＰＡｉに入力されたときにノードＮ３
にＶ−ｎ・Ｖt3−ｍ・Ｖt4が出力されるようにトランジ
スタＱ５のオン抵抗が十分高くなるようにしておく。以
上の構成により、図２に示す高電圧検出回路１１１と同
様に、図８に示す高電圧検出回路は動作する。外部ピン
ＰＡｉに通常の入力信号である“Ｌ”または“Ｈ”の信
号が入力されても、ノードＮ３の電位は接地電位になっ
ており、高電圧検知信号ＳＨＶは“Ｌ”となる。一方、
外部ピンＰＡｉに通常の入力信号である“Ｈ”のレベル
より高い高電位Ｖ、たとえば、ＶCC＋ｎ・Ｖt3＋ｎ・Ｖ
t4が入力されると、ノードＮ３はＶCCレベルとなり、高
電圧検知信号ＳＨＶは“Ｈ”となる。また、図８におい
て、外部ピンＰＡｉに接続されるｎチャネルＭＯＳトラ
ンジスタＱ２１以外のｐチャネルＭＯＳトランジスタＱ
２２〜Ｑ２ｎとｎチャネルＭＯＳトランジスタＱ３１〜
Ｑ３ｎの接続順序は他の順序でも良い。
【００５８】次に、出力バッファ２の第２の実施例につ
いて図面を参照しながら説明する。図９は、出力バッフ
ァ２の第２の実施例の構成を示す図である。
いて図面を参照しながら説明する。図９は、出力バッフ
ァ２の第２の実施例の構成を示す図である。
【００５９】図９において、出力バッファは、インバー
タＩＶ２、ｐチャネルＭＯＳトランジスタＱ８を含む。
トランジスタＱ８のソースは、内部電源電圧ＩＶCCと接
続され、ドレインは外部ピンＰＤに接続される。第２の
タイミング検出回路１２が出力する出力バッファ活性化
信号ＩＶＥを受けたインバータＩＶ２の出力信号はｐチ
ャネルＭＯＳトランジスタＱ８のゲートに入力される。
タＩＶ２、ｐチャネルＭＯＳトランジスタＱ８を含む。
トランジスタＱ８のソースは、内部電源電圧ＩＶCCと接
続され、ドレインは外部ピンＰＤに接続される。第２の
タイミング検出回路１２が出力する出力バッファ活性化
信号ＩＶＥを受けたインバータＩＶ２の出力信号はｐチ
ャネルＭＯＳトランジスタＱ８のゲートに入力される。
【００６０】上記の出力バッファの動作は、以下のよう
になる。出力バッファ活性化信号ＩＶＥが“Ｌ”のと
き、トランジスタＱ８のゲート入力が“Ｈ”となり、ト
ランジスタＱ８はオフの状態となる。したがって、トラ
ンジスタＱ８のドレインには内部電源電圧ＩＶCCは出力
されない。一方、出力バッファ活性化信号ＩＶＥが
“Ｈ”（ＩＶCCレベル）になると、トランジスタＱ８の
ゲート入力が“Ｌ”となり、トランジスタＱ８はオンの
状態となる。したがって、トランジスタＱ８のドレイン
には内部電源電圧ＩＶCCの出力信号ＤＱが出力される。
になる。出力バッファ活性化信号ＩＶＥが“Ｌ”のと
き、トランジスタＱ８のゲート入力が“Ｈ”となり、ト
ランジスタＱ８はオフの状態となる。したがって、トラ
ンジスタＱ８のドレインには内部電源電圧ＩＶCCは出力
されない。一方、出力バッファ活性化信号ＩＶＥが
“Ｈ”（ＩＶCCレベル）になると、トランジスタＱ８の
ゲート入力が“Ｌ”となり、トランジスタＱ８はオンの
状態となる。したがって、トランジスタＱ８のドレイン
には内部電源電圧ＩＶCCの出力信号ＤＱが出力される。
【００６１】次に、本発明の第２の実施例の半導体装置
について説明する。図２９は、本発明の第２の実施例の
半導体装置の全体の構成を示す図である。図２９におい
て、第２の実施例の半導体装置として、４ビット構成の
ＤＲＡＭが示される。
について説明する。図２９は、本発明の第２の実施例の
半導体装置の全体の構成を示す図である。図２９におい
て、第２の実施例の半導体装置として、４ビット構成の
ＤＲＡＭが示される。
【００６２】図２９において、半導体装置は、状態検出
回路１、クロック発生回路６１、ゲート６２、行および
列アドレスバッファ６３、行デコーダ６４、列デコーダ
６５、センスリフレッシュアンプおよび入出力制御回路
６６、メモリセル６７、入力バッファ６８、出力バッフ
ァ６９、内部降圧回路６０を含む。図２８に示すＤＲＡ
Ｍと異なる点は、データの入出力を４ビットで行ない、
４つの入出力ピンであるＤＱピンを使用することであ
る。したがって、内部電源電圧ＩＶCCを出力する外部ピ
ンＰＤとしてＤＱピンの１つの入出力ピンが使用され
る。状態検出回路１、出力バッファ６９には上記の各回
路が適用され、同様の動作を行なう。
回路１、クロック発生回路６１、ゲート６２、行および
列アドレスバッファ６３、行デコーダ６４、列デコーダ
６５、センスリフレッシュアンプおよび入出力制御回路
６６、メモリセル６７、入力バッファ６８、出力バッフ
ァ６９、内部降圧回路６０を含む。図２８に示すＤＲＡ
Ｍと異なる点は、データの入出力を４ビットで行ない、
４つの入出力ピンであるＤＱピンを使用することであ
る。したがって、内部電源電圧ＩＶCCを出力する外部ピ
ンＰＤとしてＤＱピンの１つの入出力ピンが使用され
る。状態検出回路１、出力バッファ６９には上記の各回
路が適用され、同様の動作を行なう。
【００６３】図１に示す状態検出回路の第１の実施例で
は、３つの外部制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ以
外に少なくとも１つのその他の外部ピン（たとえばアド
レスピン）に高電圧を入力することにより状態を検知す
る場合について説明してきたが、３つの外部制御信号／
ＲＡＳ、／ＣＡＳ、／ＷＥのみを用いてシグニチャモー
ドを設定し、ある外部ピン（たとえばＤＱピン）に内部
電源電圧を出力して直接内部電源電圧ＩＶCCをモニタす
るようにすることもできる。
は、３つの外部制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ以
外に少なくとも１つのその他の外部ピン（たとえばアド
レスピン）に高電圧を入力することにより状態を検知す
る場合について説明してきたが、３つの外部制御信号／
ＲＡＳ、／ＣＡＳ、／ＷＥのみを用いてシグニチャモー
ドを設定し、ある外部ピン（たとえばＤＱピン）に内部
電源電圧を出力して直接内部電源電圧ＩＶCCをモニタす
るようにすることもできる。
【００６４】以下、本発明の第３の実施例の半導体装置
として、３つの外部制御信号／ＲＡＳ、／ＣＡＳ、／Ｗ
Ｅのみを用いてシグニチャモードを実現する状態検出回
路を具備した半導体装置について図面を参照しながら説
明する。図１０は、本発明の第３の実施例の半導体装置
のモニタ部の構成を示すブロック図である。
として、３つの外部制御信号／ＲＡＳ、／ＣＡＳ、／Ｗ
Ｅのみを用いてシグニチャモードを実現する状態検出回
路を具備した半導体装置について図面を参照しながら説
明する。図１０は、本発明の第３の実施例の半導体装置
のモニタ部の構成を示すブロック図である。
【００６５】図１０において、半導体装置のモニタ部は
状態検出回路３、出力バッファ２を含む。状態検出回路
３は、シグニチャモード信号発生回路３１、第２のタイ
ミング検出回路１２を含む。シグニチャモード信号発生
回路３１は、第３のタイミング検出回路３１１、ｎビッ
トカウンタ３１２を含む。第２のタイミング検出回路１
２および出力バッファ２は、図１に示すものと同一もの
であるので以下その説明を省略する。
状態検出回路３、出力バッファ２を含む。状態検出回路
３は、シグニチャモード信号発生回路３１、第２のタイ
ミング検出回路１２を含む。シグニチャモード信号発生
回路３１は、第３のタイミング検出回路３１１、ｎビッ
トカウンタ３１２を含む。第２のタイミング検出回路１
２および出力バッファ２は、図１に示すものと同一もの
であるので以下その説明を省略する。
【００６６】次に、第３のタイミング検出回路３１１に
ついて説明する。図２５は、第３のタイミング検出回路
３１１の構成を示す図である。第３のタイミング検出回
路３１１は、ＷＢＲ検出回路１３１、ＣＢＲ検出回路１
３２、ＲＯＲ検出回路１３３、ＮＡＮＤゲートＧ２００
〜Ｇ２０６、インバータＧ２０７〜Ｇ２１４、ＮＯＲゲ
ートＧ２１５〜Ｇ２１７を含む。ＷＢＲ検出回路１３
１、ＣＢＲ検出回路１３２、ＲＯＲ検出回路１３３の構
成および動作は、図２２に示す各回路と同様である。
ついて説明する。図２５は、第３のタイミング検出回路
３１１の構成を示す図である。第３のタイミング検出回
路３１１は、ＷＢＲ検出回路１３１、ＣＢＲ検出回路１
３２、ＲＯＲ検出回路１３３、ＮＡＮＤゲートＧ２００
〜Ｇ２０６、インバータＧ２０７〜Ｇ２１４、ＮＯＲゲ
ートＧ２１５〜Ｇ２１７を含む。ＷＢＲ検出回路１３
１、ＣＢＲ検出回路１３２、ＲＯＲ検出回路１３３の構
成および動作は、図２２に示す各回路と同様である。
【００６７】上記のように構成された状態検出回路３の
動作について説明する。まず、シグニチャモードのセッ
トタイミングについて説明する。図１１は、図１０に示
す状態検出回路のシグニチャモードセットタイミングを
説明する図である。
動作について説明する。まず、シグニチャモードのセッ
トタイミングについて説明する。図１１は、図１０に示
す状態検出回路のシグニチャモードセットタイミングを
説明する図である。
【００６８】第３のタイミング検出回路３１１は、ロウ
アドレスストローブ信号／ＲＡＳの立下がり時点で、カ
ラムアドレスストローブ信号／ＣＡＳおよびライトイネ
ーブル信号／ＷＥが“Ｌ”であるとき、カウンタイネー
ブル信号φA を発生する。カウンタイネーブル信号φA
に応答して、ｎビットカウンタ３１２がカウントを開始
する。また、セットタイミングが終了したら、ｎビット
カウンタ３１２はリセットされる。
アドレスストローブ信号／ＲＡＳの立下がり時点で、カ
ラムアドレスストローブ信号／ＣＡＳおよびライトイネ
ーブル信号／ＷＥが“Ｌ”であるとき、カウンタイネー
ブル信号φA を発生する。カウンタイネーブル信号φA
に応答して、ｎビットカウンタ３１２がカウントを開始
する。また、セットタイミングが終了したら、ｎビット
カウンタ３１２はリセットされる。
【００６９】ｎビットカウンタ３１２の入力信号とし
て、カラムアドレスストローブ信号／ＣＡＳが入力され
る。カラムアドレスストローブ信号／ＣＡＳを“Ｈ”お
よび“Ｌ”に変化させる動作を２n 回繰り返すと、ｎビ
ットカウンタ３１２から出力されるシグニチャモード検
知信号ＳＩＧＥが“Ｈ”に立上がる。
て、カラムアドレスストローブ信号／ＣＡＳが入力され
る。カラムアドレスストローブ信号／ＣＡＳを“Ｈ”お
よび“Ｌ”に変化させる動作を２n 回繰り返すと、ｎビ
ットカウンタ３１２から出力されるシグニチャモード検
知信号ＳＩＧＥが“Ｈ”に立上がる。
【００７０】次に、シグニチャモードリセットタイミン
グについて説明する。図１２は、シグニチャモードリセ
ットタイミングを説明する図である。ロウアドレススト
ローブ信号／ＲＡＳの立上がり時点で、カラムアドレス
ストローブ信号／ＣＡＳが“Ｌ”であり、かつ、ライト
イネーブル信号／ＷＥが“Ｈ”であるとき、第３のタイ
ミング検出回路３１１がシグニチャモードリセット信号
φB を発生する。ことのき、シグニチャモード検知信号
ＳＩＧＥが“Ｌ”に立上がる。また、上記のタイミング
以外に、ＲＯＲのタイミングでもリセットすることがで
きる。
グについて説明する。図１２は、シグニチャモードリセ
ットタイミングを説明する図である。ロウアドレススト
ローブ信号／ＲＡＳの立上がり時点で、カラムアドレス
ストローブ信号／ＣＡＳが“Ｌ”であり、かつ、ライト
イネーブル信号／ＷＥが“Ｈ”であるとき、第３のタイ
ミング検出回路３１１がシグニチャモードリセット信号
φB を発生する。ことのき、シグニチャモード検知信号
ＳＩＧＥが“Ｌ”に立上がる。また、上記のタイミング
以外に、ＲＯＲのタイミングでもリセットすることがで
きる。
【００７１】シグニチャモードがセットされれば、第２
のタイミング検出回路１２が図６または図７に示す内部
電圧モニタタイミングにより、出力バッファ活性化信号
ＩＶＥを“Ｈ”または“Ｌ”とする。出力バッファ２は
出力バッファ活性化信号ＩＶＥが“Ｈ”の期間、外部ピ
ンＰＤに内部電源電圧ＩＶCCを出力する。
のタイミング検出回路１２が図６または図７に示す内部
電圧モニタタイミングにより、出力バッファ活性化信号
ＩＶＥを“Ｈ”または“Ｌ”とする。出力バッファ２は
出力バッファ活性化信号ＩＶＥが“Ｈ”の期間、外部ピ
ンＰＤに内部電源電圧ＩＶCCを出力する。
【００７２】上記の実施例ては、ＷＣＢＲ（ＷＥ、ＣＡ
ＳビフォアＲＡＳ）タイミングを基礎として、カラムア
ドレスストローブ信号／ＣＡＳのトグリングによってシ
グニチャモードがセットされる。また、ＣＢＲ（ＣＡＳ
ビフォアＲＡＳ）またはＲＯＲ（ＲＡＳオンリーリフレ
ッシュ）のタイミングによりシグニチャモードがリセッ
トされる。
ＳビフォアＲＡＳ）タイミングを基礎として、カラムア
ドレスストローブ信号／ＣＡＳのトグリングによってシ
グニチャモードがセットされる。また、ＣＢＲ（ＣＡＳ
ビフォアＲＡＳ）またはＲＯＲ（ＲＡＳオンリーリフレ
ッシュ）のタイミングによりシグニチャモードがリセッ
トされる。
【００７３】シグニチャモード設定のためのタイミング
は上記のタイミングに限らず、製品スペックに通常記載
されていないタイミング、すなわち、ノーマルサイクル
のタイミングとは区別できるタイミングであればどんな
ものでもよい。
は上記のタイミングに限らず、製品スペックに通常記載
されていないタイミング、すなわち、ノーマルサイクル
のタイミングとは区別できるタイミングであればどんな
ものでもよい。
【００７４】上記の実施例では、状態検出回路３および
出力バッファ２は内部電源電圧ＩＶ CCで駆動する場合を
示したが、外部電源電圧ＶCCで駆動してもよい。この場
合、図６、図７のシグニチャモード検知信号ＳＩＧＥの
“Ｈ”のレベルはＶCCレベルとなる。
出力バッファ２は内部電源電圧ＩＶ CCで駆動する場合を
示したが、外部電源電圧ＶCCで駆動してもよい。この場
合、図６、図７のシグニチャモード検知信号ＳＩＧＥの
“Ｈ”のレベルはＶCCレベルとなる。
【００７５】上記の各実施例では、内部降圧回路により
降圧された内部電源電圧のモニタ方法およびその実現方
法について説明してきたが、半導体装置内で発生させる
内部昇圧電源電圧ＶPPや基準電圧等をモニタしたり、電
源線または信号線の電位をモニタする場合にも適用する
ことが可能である。
降圧された内部電源電圧のモニタ方法およびその実現方
法について説明してきたが、半導体装置内で発生させる
内部昇圧電源電圧ＶPPや基準電圧等をモニタしたり、電
源線または信号線の電位をモニタする場合にも適用する
ことが可能である。
【００７６】次に、内部昇圧電源電圧ＶPPをモニタする
場合について説明する。図１３は、内部昇圧電源電圧Ｖ
PPをモニタする第４の実施例の半導体装置のモニタ部の
構成を示す図である。図１３において、半導体装置のモ
ニタ部は、状態検出回路１、出力バッファ２を含む。状
態検出回路１は、図１に示す状態検出回路１と同様の構
成であり、外部制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、
Ａｉに応答してシグニチャモードに入り、図１に示す状
態検出回路１と同様の動作を行なう。また、状態検出回
路１としては、図１０に示す状態検出回路３を用いるこ
ともできる。上記の構成により、図６または図７に示し
た内部電圧モニタタイミングと同様のタイミングに応答
して出力バッファ活性化信号ＩＶＥを“Ｈ”または
“Ｌ”にすることにより、出力バッファ２から内部昇圧
電源電圧ＶPPの信号が外部ピンＰＤ（たとえば、ＤＱピ
ン）に出力される。
場合について説明する。図１３は、内部昇圧電源電圧Ｖ
PPをモニタする第４の実施例の半導体装置のモニタ部の
構成を示す図である。図１３において、半導体装置のモ
ニタ部は、状態検出回路１、出力バッファ２を含む。状
態検出回路１は、図１に示す状態検出回路１と同様の構
成であり、外部制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、
Ａｉに応答してシグニチャモードに入り、図１に示す状
態検出回路１と同様の動作を行なう。また、状態検出回
路１としては、図１０に示す状態検出回路３を用いるこ
ともできる。上記の構成により、図６または図７に示し
た内部電圧モニタタイミングと同様のタイミングに応答
して出力バッファ活性化信号ＩＶＥを“Ｈ”または
“Ｌ”にすることにより、出力バッファ２から内部昇圧
電源電圧ＶPPの信号が外部ピンＰＤ（たとえば、ＤＱピ
ン）に出力される。
【００７７】出力バッファ２としては、図９に示した出
力バッファが使用される。つまり、トランジスタＱ８の
ソースに内部昇圧電源電圧ＶPPを接続すればよい。他の
電源線または信号線をモニタする場合は出力バッファ２
のトランジスタＱ８のソースにモニタしたい電源線また
は信号線を接続しておけばよい。
力バッファが使用される。つまり、トランジスタＱ８の
ソースに内部昇圧電源電圧ＶPPを接続すればよい。他の
電源線または信号線をモニタする場合は出力バッファ２
のトランジスタＱ８のソースにモニタしたい電源線また
は信号線を接続しておけばよい。
【００７８】また、ＤＲＡＭに使用されている基板バイ
アスＶBBのような負の電圧をモニタする場合は、図１４
に示す出力バッファを用いることができる。図１４は、
負の電圧をモニタする出力バッファの構成を示す回路図
である。図１４において、出力バッファはｎチャネルＭ
ＯＳトランジスタＱ９を含む。出力バッファ活性化信号
ＩＶＥがゲートに入力されるトランジスタＱ９のドレイ
ンに基板バイアスＶBBを接続し、ソースはモニタ電圧を
出力する外部ピンに接続しておけばよい。
アスＶBBのような負の電圧をモニタする場合は、図１４
に示す出力バッファを用いることができる。図１４は、
負の電圧をモニタする出力バッファの構成を示す回路図
である。図１４において、出力バッファはｎチャネルＭ
ＯＳトランジスタＱ９を含む。出力バッファ活性化信号
ＩＶＥがゲートに入力されるトランジスタＱ９のドレイ
ンに基板バイアスＶBBを接続し、ソースはモニタ電圧を
出力する外部ピンに接続しておけばよい。
【００７９】上記の各実施例では、モニタしたい電源線
または信号線のうち１つを外部ピンに出力する構成を示
していたが、本発明では、複数のモニタ電位を外部ピン
に出力することも可能である。
または信号線のうち１つを外部ピンに出力する構成を示
していたが、本発明では、複数のモニタ電位を外部ピン
に出力することも可能である。
【００８０】次に、複数のモニタ電位を外部ピンに出力
する第５の実施例の半導体装置について図面を参照しな
がら説明する。図１５は、第５の実施例の半導体装置の
モニタ部の構成を示すブロック図である。
する第５の実施例の半導体装置について図面を参照しな
がら説明する。図１５は、第５の実施例の半導体装置の
モニタ部の構成を示すブロック図である。
【００８１】図１５において、半導体装置のモニタ部
は、外部ピンの信号の状態を検知する状態検出回路４、
複数のモニタ電位を出力する複数の出力バッファ２１〜
２ｎを含む。状態検出回路４は、第１のタイミング検出
回路１１２、第２のタイミング検出回路５、ｍ個の高電
圧検出回路４１〜４ｍ、ファンクション設定回路１５、
出力バッファ選択回路１６を含む。
は、外部ピンの信号の状態を検知する状態検出回路４、
複数のモニタ電位を出力する複数の出力バッファ２１〜
２ｎを含む。状態検出回路４は、第１のタイミング検出
回路１１２、第２のタイミング検出回路５、ｍ個の高電
圧検出回路４１〜４ｍ、ファンクション設定回路１５、
出力バッファ選択回路１６を含む。
【００８２】外部ピンの信号の状態を検知する状態検出
回路４には、３つの外部制御信号／ＲＡＳ、／ＣＡＳ／
ＷＥと複数のその他の外部ピン（たとえば、アドレスピ
ンＰＡ１〜ＰＡｍ）の信号（たとえば、アドレス信号Ａ
１〜Ａｍ）が入力される。状態検出回路４に入力される
３つの外部制御信号以外は、高電圧検出回路４１〜４ｍ
にそれぞれ入力され、通常の入力信号の“Ｈ”のレベル
よりも高い高電圧Ｖが入力され、個別高電圧検知信号Ｓ
ＨＶ１〜ＳＨＶｍをそれぞれ出力する。個別高電圧検知
信号ＳＨＶ１〜ＳＨＶｍはファンクション設定回路１５
に入力され、高電圧検知信号ＳＨＶ１〜ＳＨＶｍの論理
和をとった高電圧検知信号ＳＨＶが第１のタイミング検
出回路１１２へ入力される。第１のタイミング検出回路
１１２は、シグニチャモードセットタイミングを検知す
るとシグニチャモード検知信号ＳＩＧＥを“Ｈ”にす
る。
回路４には、３つの外部制御信号／ＲＡＳ、／ＣＡＳ／
ＷＥと複数のその他の外部ピン（たとえば、アドレスピ
ンＰＡ１〜ＰＡｍ）の信号（たとえば、アドレス信号Ａ
１〜Ａｍ）が入力される。状態検出回路４に入力される
３つの外部制御信号以外は、高電圧検出回路４１〜４ｍ
にそれぞれ入力され、通常の入力信号の“Ｈ”のレベル
よりも高い高電圧Ｖが入力され、個別高電圧検知信号Ｓ
ＨＶ１〜ＳＨＶｍをそれぞれ出力する。個別高電圧検知
信号ＳＨＶ１〜ＳＨＶｍはファンクション設定回路１５
に入力され、高電圧検知信号ＳＨＶ１〜ＳＨＶｍの論理
和をとった高電圧検知信号ＳＨＶが第１のタイミング検
出回路１１２へ入力される。第１のタイミング検出回路
１１２は、シグニチャモードセットタイミングを検知す
るとシグニチャモード検知信号ＳＩＧＥを“Ｈ”にす
る。
【００８３】シグニチャモード検知信号ＳＩＧＥに応答
して第２のタイミング検出回路１２が活性化され、図６
または図７に示す内部電圧モニタタイミングにより出力
バッファ活性化信号ＩＶＥを“Ｈ”とする。
して第２のタイミング検出回路１２が活性化され、図６
または図７に示す内部電圧モニタタイミングにより出力
バッファ活性化信号ＩＶＥを“Ｈ”とする。
【００８４】また、シグニチャモード検知信号ＳＩＧＥ
は、ファンクション設定回路１５にも入力される。この
とき、高電圧検知信号ＳＨＶ１〜ＳＨＶｍの“Ｈ”、
“Ｌ”の組合わせにより、ファンクション設定回路１５
はファンクション設定信号Ｆa1〜Ｆanを出力バッファ選
択回路１６へ出力する。
は、ファンクション設定回路１５にも入力される。この
とき、高電圧検知信号ＳＨＶ１〜ＳＨＶｍの“Ｈ”、
“Ｌ”の組合わせにより、ファンクション設定回路１５
はファンクション設定信号Ｆa1〜Ｆanを出力バッファ選
択回路１６へ出力する。
【００８５】出力バッファ選択回路１６は、出力バッフ
ァ活性化信号ＩＶＥが“Ｈ”のとき、選択されたファン
クション信号Ｆa1〜Ｆanに応じた個別出力バッファ活性
化信号ＩＶＥ1 〜ＩＶＥn を出力する。各個別出力バッ
ファ活性化信号ＩＶＥ1 〜ＩＶＥn が各モニタ電位を出
力するそれぞれの出力バッファ２１〜２ｎに入力され
る。個別出力バッファ活性化信号ＩＶＥ1 〜ＩＶＥn が
“Ｈ”のレベルで入力された出力バッファがモニタ電位
を外部ピンＰＤ（たとえばＤＱピン）に出力する。
ァ活性化信号ＩＶＥが“Ｈ”のとき、選択されたファン
クション信号Ｆa1〜Ｆanに応じた個別出力バッファ活性
化信号ＩＶＥ1 〜ＩＶＥn を出力する。各個別出力バッ
ファ活性化信号ＩＶＥ1 〜ＩＶＥn が各モニタ電位を出
力するそれぞれの出力バッファ２１〜２ｎに入力され
る。個別出力バッファ活性化信号ＩＶＥ1 〜ＩＶＥn が
“Ｈ”のレベルで入力された出力バッファがモニタ電位
を外部ピンＰＤ（たとえばＤＱピン）に出力する。
【００８６】次に、ファンクション設定タイミングにつ
いて説明する。図１６は、ファンクション設定タイミン
グを説明するタイミング図である。図１６では、説明を
容易にするために、２個のファンクション設定用の外部
ピンＰＡ１、ＰＡ２に２つのアドレス信号Ａ１、Ａ２が
入力される場合について説明する。
いて説明する。図１６は、ファンクション設定タイミン
グを説明するタイミング図である。図１６では、説明を
容易にするために、２個のファンクション設定用の外部
ピンＰＡ１、ＰＡ２に２つのアドレス信号Ａ１、Ａ２が
入力される場合について説明する。
【００８７】上記の場合、個別高電圧検出信号ＳＨＶ
１、ＳＨＶ２がファンクション設定回路１５へ出力され
るので、ファンクションの設定できる組合わせは３通り
となる。つまり、（ＳＨＶ１＝“Ｈ”、ＳＨＶ２＝
“Ｈ”）、（ＳＨＶ１＝“Ｈ”、ＳＨＶ２＝“Ｌ”）、
（ＳＨＶ１＝“Ｌ”、ＳＨＶ２＝“Ｈ”）の場合の３通
りである。
１、ＳＨＶ２がファンクション設定回路１５へ出力され
るので、ファンクションの設定できる組合わせは３通り
となる。つまり、（ＳＨＶ１＝“Ｈ”、ＳＨＶ２＝
“Ｈ”）、（ＳＨＶ１＝“Ｈ”、ＳＨＶ２＝“Ｌ”）、
（ＳＨＶ１＝“Ｌ”、ＳＨＶ２＝“Ｈ”）の場合の３通
りである。
【００８８】上記の３通りの組合わせに対応して、ファ
ンクション設定信号をそれぞれＦa1、Ｆa2、Ｆa3とす
る。ファンクション信号Ｆa1、Ｆa2、Ｆa3はモニタ電位
ＩＶcc、Ｖpp、ＶＬと１対１に対応している。つまり、
ファンクション設定信号Ｆa1が“Ｈ”のとき内部電源電
圧ＩＶCCがモニタされ、ファンクション設定信号Ｆa2が
“Ｈ”のとき内部昇圧電源電圧ＶPPがモニタされ、ファ
ンクション設定信号Ｆa3が“Ｈ”のとき基準電圧ＶＬが
モニタされる。
ンクション設定信号をそれぞれＦa1、Ｆa2、Ｆa3とす
る。ファンクション信号Ｆa1、Ｆa2、Ｆa3はモニタ電位
ＩＶcc、Ｖpp、ＶＬと１対１に対応している。つまり、
ファンクション設定信号Ｆa1が“Ｈ”のとき内部電源電
圧ＩＶCCがモニタされ、ファンクション設定信号Ｆa2が
“Ｈ”のとき内部昇圧電源電圧ＶPPがモニタされ、ファ
ンクション設定信号Ｆa3が“Ｈ”のとき基準電圧ＶＬが
モニタされる。
【００８９】上記の２つの個別高電圧検知信号ＳＨＶ
１、ＳＨＶ２に対応したファンクション設定回路につい
て図面を参照しながら説明する。図２６は、上記の２つ
の高電圧検知信号ＳＨＶ１、ＳＨＶ２に対応したファン
クション設定回路１５の構成を示す回路図である。図２
６において、ファンクション設定回路１５は、インバー
タＧ４０２〜Ｇ４０７、ＮＡＮＤゲートＧ４０８〜Ｇ４
１０、ＮＯＲゲートＧ４１１を含む。
１、ＳＨＶ２に対応したファンクション設定回路につい
て図面を参照しながら説明する。図２６は、上記の２つ
の高電圧検知信号ＳＨＶ１、ＳＨＶ２に対応したファン
クション設定回路１５の構成を示す回路図である。図２
６において、ファンクション設定回路１５は、インバー
タＧ４０２〜Ｇ４０７、ＮＡＮＤゲートＧ４０８〜Ｇ４
１０、ＮＯＲゲートＧ４１１を含む。
【００９０】図２７は、上記の３つのファンクション設
定信号Ｆa1、Ｆa2、Ｆa3に対応した出力バッファ選択回
路１６の構成を示す回路図である。図２７において、出
力バッファ選択回路１６は、インバータＧ４２４〜Ｇ４
２６、ＮＡＮＤゲートＧ４２７〜Ｇ４２９を含む。
定信号Ｆa1、Ｆa2、Ｆa3に対応した出力バッファ選択回
路１６の構成を示す回路図である。図２７において、出
力バッファ選択回路１６は、インバータＧ４２４〜Ｇ４
２６、ＮＡＮＤゲートＧ４２７〜Ｇ４２９を含む。
【００９１】上記のように構成されたファンクション設
定回路１５およびバッファ選択回路１６を用いたファン
クション設定タイミングについて説明する。図１６は、
ファンクション設定タイミングを説明するタイミング図
である。
定回路１５およびバッファ選択回路１６を用いたファン
クション設定タイミングについて説明する。図１６は、
ファンクション設定タイミングを説明するタイミング図
である。
【００９２】ファンクション設定は、まずシグニチャモ
ードセットタイミングであるＷＣＢＲ（ＷＥ、ＣＡＲビ
フォアＲＡＳ）のタイミングで３つの外部制御信号／Ｒ
ＡＳ、／ＣＡＳ、／ＷＥを入力し、同時に、外部ピンＰ
Ａ１、ＰＡ２にＶCC＋ｎ・Ｖ t1以上の高電圧が入力され
る。このとき、ロウアドレスストローブ信号／ＲＡＳの
立上がりでシグニチャモード検知信号ＳＩＧＥが“Ｈ”
に立下がりラッチされる。次に、シグニチャモード検知
信号ＳＩＧＥが“Ｈ”のとき、外部ピンＰＡ１、ＰＡ２
にＶCC＋ｎ・Ｖt1以上の高電圧が入力されていることを
示す個別高電圧検知信号ＳＨＶ１、ＳＨＶ２がともに
“Ｈ”で入力されると、ファンクション設定回路１５
は、ファンクション設定信号Ｆa1のみが“Ｈ”となり、
他のファンクション設定信号Ｆa2、Ｆa3は“Ｌ”のまま
である。
ードセットタイミングであるＷＣＢＲ（ＷＥ、ＣＡＲビ
フォアＲＡＳ）のタイミングで３つの外部制御信号／Ｒ
ＡＳ、／ＣＡＳ、／ＷＥを入力し、同時に、外部ピンＰ
Ａ１、ＰＡ２にＶCC＋ｎ・Ｖ t1以上の高電圧が入力され
る。このとき、ロウアドレスストローブ信号／ＲＡＳの
立上がりでシグニチャモード検知信号ＳＩＧＥが“Ｈ”
に立下がりラッチされる。次に、シグニチャモード検知
信号ＳＩＧＥが“Ｈ”のとき、外部ピンＰＡ１、ＰＡ２
にＶCC＋ｎ・Ｖt1以上の高電圧が入力されていることを
示す個別高電圧検知信号ＳＨＶ１、ＳＨＶ２がともに
“Ｈ”で入力されると、ファンクション設定回路１５
は、ファンクション設定信号Ｆa1のみが“Ｈ”となり、
他のファンクション設定信号Ｆa2、Ｆa3は“Ｌ”のまま
である。
【００９３】高電圧検知信号ＳＨＶ１、ＳＨＶ２が
“Ｌ”になると、ファンクション設定信号Ｆa1、Ｆa2、
Ｆa3は“Ｌ”となる。
“Ｌ”になると、ファンクション設定信号Ｆa1、Ｆa2、
Ｆa3は“Ｌ”となる。
【００９４】したがって、一度シグニチャモードにセッ
トされた後は、ファンクション設定の外部ピンＰＡ１、
ＰＡ２にＶCC＋ｎ・Ｖt1以上の高電圧が入力される組合
わせを順次変化させることにより、ファンクション設定
信号Ｆa1、Ｆa2、Ｆa3が変化する。次に、図６または図
７に示す内部電圧モニタタイミングで外部制御信号／Ｒ
ＡＳ、／ＣＡＳ、／ＷＥが入力されると、ファンクショ
ン設定信号Ｆa1、Ｆa2、Ｆa3によって決定されるモニタ
電位が外部ピンＰＤ（たとえばＤＱピン）に出力され
る。
トされた後は、ファンクション設定の外部ピンＰＡ１、
ＰＡ２にＶCC＋ｎ・Ｖt1以上の高電圧が入力される組合
わせを順次変化させることにより、ファンクション設定
信号Ｆa1、Ｆa2、Ｆa3が変化する。次に、図６または図
７に示す内部電圧モニタタイミングで外部制御信号／Ｒ
ＡＳ、／ＣＡＳ、／ＷＥが入力されると、ファンクショ
ン設定信号Ｆa1、Ｆa2、Ｆa3によって決定されるモニタ
電位が外部ピンＰＤ（たとえばＤＱピン）に出力され
る。
【００９５】次に、内部電圧モニタタイミングについて
説明する。図１７は、内部電圧モニタタイミングを説明
するタイミング図である。図１２に示す出力バッファ活
性化信号ＩＶＥが出力されるタイミングは図６に示すタ
イミングと同じタイミングである。最初に、出力バッフ
ァ活性化信号ＩＶＥが“Ｈ”となったとき、ファンクシ
ョン設定信号Ｆa1が“Ｈ”であるので、個別出力バッフ
ァ活性化信号ＩＶＥ1が“Ｈ”となり、外部ピンＰＤに
内部電源電圧ＩＶCCの出力信号ＤＱが出力される。次
に、出力バッファ活性化信号ＩＶＥが“Ｈ”となったと
き、ファンクション設定信号Ｆa2が“Ｈ”となる。この
とき、個別出力バッファ活性化信号ＩＶＥ 2 が“Ｈ”と
なり、外部ピンＰＤに内部昇圧電源電圧ＶPPの出力信号
ＤＱが出力される。次に、出力バッファ活性化信号ＩＶ
Ｅが“Ｈ”となったとき、ファンクション設定信号Ｆa3
が“Ｈ”となる。このとき、個別出力バッファ活性化信
号ＩＶＥ3 が“Ｈ”となり、外部ピンＰＤに基準電圧Ｖ
Ｌの出力信号ＤＱが出力される。
説明する。図１７は、内部電圧モニタタイミングを説明
するタイミング図である。図１２に示す出力バッファ活
性化信号ＩＶＥが出力されるタイミングは図６に示すタ
イミングと同じタイミングである。最初に、出力バッフ
ァ活性化信号ＩＶＥが“Ｈ”となったとき、ファンクシ
ョン設定信号Ｆa1が“Ｈ”であるので、個別出力バッフ
ァ活性化信号ＩＶＥ1が“Ｈ”となり、外部ピンＰＤに
内部電源電圧ＩＶCCの出力信号ＤＱが出力される。次
に、出力バッファ活性化信号ＩＶＥが“Ｈ”となったと
き、ファンクション設定信号Ｆa2が“Ｈ”となる。この
とき、個別出力バッファ活性化信号ＩＶＥ 2 が“Ｈ”と
なり、外部ピンＰＤに内部昇圧電源電圧ＶPPの出力信号
ＤＱが出力される。次に、出力バッファ活性化信号ＩＶ
Ｅが“Ｈ”となったとき、ファンクション設定信号Ｆa3
が“Ｈ”となる。このとき、個別出力バッファ活性化信
号ＩＶＥ3 が“Ｈ”となり、外部ピンＰＤに基準電圧Ｖ
Ｌの出力信号ＤＱが出力される。
【００９６】上記の実施例では、２個のファンクション
設定用の外部ピンを使用する場合について述べたが、何
個使用しても構わない。また、出力バッファを複数設け
る場合について説明したが、１つの出力バッファにまと
めたものを使用しても良い。
設定用の外部ピンを使用する場合について述べたが、何
個使用しても構わない。また、出力バッファを複数設け
る場合について説明したが、１つの出力バッファにまと
めたものを使用しても良い。
【００９７】上記実施例では、シグニチャモードのセッ
トタイミングおよび内部電圧モニタタイミング内で、フ
ァンクション設定の外部ピンに高電圧を印加する組合わ
せを変化させることにより、複数の内部電圧をモニタす
る方法について述べたが、シグニチャモードセットタイ
ミング内のみに上記ファンクション設定の外部ピンに印
加する高電圧の組合わせを変化させることにより、所定
の内部電圧をモニタすることも可能である。また、状態
検出回路として、３つの外部制御信号／ＲＡＳ、／ＣＡ
Ｓ、／ＷＥと他の外部ピンに高電圧を入力することで、
シグニチャモードに設定される場合を示したが、３つの
外部制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥのみでシグニ
チャモードを設定し、ファンクション設定用の外部ピン
に高電圧を入力することで、モニタ電位を設定する構成
でも構わない。また、３つの外部制御信号／ＲＡＳ、／
ＣＡＳ、／ＷＥのみを用いてシグニチャモードセットタ
イミング内でｎビットカウンタによりカウントされた回
数によってファンクション設定を行なう構成にすること
も可能である。
トタイミングおよび内部電圧モニタタイミング内で、フ
ァンクション設定の外部ピンに高電圧を印加する組合わ
せを変化させることにより、複数の内部電圧をモニタす
る方法について述べたが、シグニチャモードセットタイ
ミング内のみに上記ファンクション設定の外部ピンに印
加する高電圧の組合わせを変化させることにより、所定
の内部電圧をモニタすることも可能である。また、状態
検出回路として、３つの外部制御信号／ＲＡＳ、／ＣＡ
Ｓ、／ＷＥと他の外部ピンに高電圧を入力することで、
シグニチャモードに設定される場合を示したが、３つの
外部制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥのみでシグニ
チャモードを設定し、ファンクション設定用の外部ピン
に高電圧を入力することで、モニタ電位を設定する構成
でも構わない。また、３つの外部制御信号／ＲＡＳ、／
ＣＡＳ、／ＷＥのみを用いてシグニチャモードセットタ
イミング内でｎビットカウンタによりカウントされた回
数によってファンクション設定を行なう構成にすること
も可能である。
【００９８】上記の各実施例のモニタ方法はいかなる特
性の内部降圧回路を内蔵した半導体装置にも適用可能で
ある。さらに、内部降圧回路を内蔵しないいかなる半導
体装置の内部電源線または信号線の電位のモニタにも適
用可能である。
性の内部降圧回路を内蔵した半導体装置にも適用可能で
ある。さらに、内部降圧回路を内蔵しないいかなる半導
体装置の内部電源線または信号線の電位のモニタにも適
用可能である。
【００９９】次に、上記の半導体装置のバーンイン試験
について説明する。図３０は、バーンイン試験を行なう
バーンイン試験装置の構成を示すブロック図である。
について説明する。図３０は、バーンイン試験を行なう
バーンイン試験装置の構成を示すブロック図である。
【０１００】図３０において、バーンイン試験装置は、
恒温槽７１、制御信号発生部７３、外部電圧発生部７
４、内部電圧検出部７５を含む。恒温槽７１は、バーン
インボード７２、ＤＲＡＭ７６を含む。ＤＲＡＭ７６は
本発明に従う半導体装置であり、内部電圧をモニタする
ことができる半導体装置である。
恒温槽７１、制御信号発生部７３、外部電圧発生部７
４、内部電圧検出部７５を含む。恒温槽７１は、バーン
インボード７２、ＤＲＡＭ７６を含む。ＤＲＡＭ７６は
本発明に従う半導体装置であり、内部電圧をモニタする
ことができる半導体装置である。
【０１０１】恒温槽７１は内部を所定の温度および湿度
に保つ。恒温槽７１の内部にはバーンインボード７２が
収納され、各バーンインボード７２上に複数のＤＲＡＭ
７６が搭載されている。
に保つ。恒温槽７１の内部にはバーンインボード７２が
収納され、各バーンインボード７２上に複数のＤＲＡＭ
７６が搭載されている。
【０１０２】制御信号発生部７３は、バーンインモード
７２を介して、所定の外部制御信号／ＲＡＳ、／ＣＡ
Ｓ、／ＷＥ、Ａｉ等を出力し、ＤＲＡＭ７６は外部制御
信号に応答して所定の動作を行なう。外部電源発生部７
４は所定の外部電源電圧をＤＲＡＭに印加し、ＤＲＡＭ
７６に電力を供給する。内部電圧検出部７５は、制御信
号発生部７３から出力される外部制御信号に応答して、
ＤＲＡＭ７６が出力する内部電源電圧を検出する。内部
電圧検出部７５は、検出した内部電源電圧を外部電圧発
生部７４へ出力し、外部電圧発生部７４はＤＲＡＭ７６
へ印加する外部電源電圧を調整する。
７２を介して、所定の外部制御信号／ＲＡＳ、／ＣＡ
Ｓ、／ＷＥ、Ａｉ等を出力し、ＤＲＡＭ７６は外部制御
信号に応答して所定の動作を行なう。外部電源発生部７
４は所定の外部電源電圧をＤＲＡＭに印加し、ＤＲＡＭ
７６に電力を供給する。内部電圧検出部７５は、制御信
号発生部７３から出力される外部制御信号に応答して、
ＤＲＡＭ７６が出力する内部電源電圧を検出する。内部
電圧検出部７５は、検出した内部電源電圧を外部電圧発
生部７４へ出力し、外部電圧発生部７４はＤＲＡＭ７６
へ印加する外部電源電圧を調整する。
【０１０３】次に、上記のように構成されたバーンイン
装置を用いたバーンイン試験について説明する。バーン
イン試験は、恒温槽７１の中に大量のＤＲＡＭ７６を入
れ、温度および電気的ストレスを長時間かけることによ
って、初期故障発生の可能性のあるものを除去するスク
リーニング方法の１つである。本バーンイン試験装置で
は、バーンイン試験を行なう前に、ＤＲＡＭ７６の内部
電源電圧をモニタし、内部電圧が所定の値になるように
外部電源電圧を以下のようにして調整する。制御信号発
生部７３から出力される外部制御信号に応答して、ＤＲ
ＡＭ７６は内部電源電圧を内部電圧検出部７５へ出力す
る。内部電圧検出部７５は入力した内部電源電圧を検出
し、検出した内部電源電圧が本来試験を行なうべき内部
電源電圧と異なる場合、内部電源電圧が所定の電圧にな
るように外部電源電圧を調整するよう外部電圧発生部７
４へ指令する。外部電圧発生部７４は外部電圧検出部７
５の指令に基づき、ＤＲＡＭ７６の内部電源電圧が所定
の内部電源電圧になるように外部電源電圧を調整して各
ＤＲＡＭ７６へ出力する。この結果、ＤＲＡＭ７６は所
定の内部電源電圧によりバーンイン試験を行なうことが
可能となる。外部電源電圧を調整した後、バーンイン試
験装置は通常のバーンイン試験と同様の動作を行なう。
以上のように、本発明に従うＤＲＡＭ７６は内部電源電
圧を直接出力できるので、上記のバーンイン試験を行な
う場合、内部電源電圧をモニタしながら所定の値になる
ように外部電源電圧を調整することが可能となる。した
がって、トランジスタパラメータや抵抗材料の抵抗値が
変動し、内部電源電圧が変化したとしても内部電源電圧
を一定にすることができるので、内部電源電圧が過電圧
や低い加速電圧になることはなく、効果的にスクリーニ
ングを行なうことが可能となる。したがって、本発明に
従う半導体装置では、バーンイン試験等の特性試験を正
確に行なうことが可能となる。
装置を用いたバーンイン試験について説明する。バーン
イン試験は、恒温槽７１の中に大量のＤＲＡＭ７６を入
れ、温度および電気的ストレスを長時間かけることによ
って、初期故障発生の可能性のあるものを除去するスク
リーニング方法の１つである。本バーンイン試験装置で
は、バーンイン試験を行なう前に、ＤＲＡＭ７６の内部
電源電圧をモニタし、内部電圧が所定の値になるように
外部電源電圧を以下のようにして調整する。制御信号発
生部７３から出力される外部制御信号に応答して、ＤＲ
ＡＭ７６は内部電源電圧を内部電圧検出部７５へ出力す
る。内部電圧検出部７５は入力した内部電源電圧を検出
し、検出した内部電源電圧が本来試験を行なうべき内部
電源電圧と異なる場合、内部電源電圧が所定の電圧にな
るように外部電源電圧を調整するよう外部電圧発生部７
４へ指令する。外部電圧発生部７４は外部電圧検出部７
５の指令に基づき、ＤＲＡＭ７６の内部電源電圧が所定
の内部電源電圧になるように外部電源電圧を調整して各
ＤＲＡＭ７６へ出力する。この結果、ＤＲＡＭ７６は所
定の内部電源電圧によりバーンイン試験を行なうことが
可能となる。外部電源電圧を調整した後、バーンイン試
験装置は通常のバーンイン試験と同様の動作を行なう。
以上のように、本発明に従うＤＲＡＭ７６は内部電源電
圧を直接出力できるので、上記のバーンイン試験を行な
う場合、内部電源電圧をモニタしながら所定の値になる
ように外部電源電圧を調整することが可能となる。した
がって、トランジスタパラメータや抵抗材料の抵抗値が
変動し、内部電源電圧が変化したとしても内部電源電圧
を一定にすることができるので、内部電源電圧が過電圧
や低い加速電圧になることはなく、効果的にスクリーニ
ングを行なうことが可能となる。したがって、本発明に
従う半導体装置では、バーンイン試験等の特性試験を正
確に行なうことが可能となる。
【０１０４】また、予め内部電源電圧の値により半導体
装置を選別しておくことにより、外部電源電圧を同一に
して同時に複数の半導体装置をバーンイン試験すること
も可能であり、効率的にバーンイン試験を行なうことが
可能となる。さらに、内部電源線や信号線の電圧を外部
ピンに出力してモニタすることができるので、モールド
品でも容易に不良解析を行なうことが可能となる。
装置を選別しておくことにより、外部電源電圧を同一に
して同時に複数の半導体装置をバーンイン試験すること
も可能であり、効率的にバーンイン試験を行なうことが
可能となる。さらに、内部電源線や信号線の電圧を外部
ピンに出力してモニタすることができるので、モールド
品でも容易に不良解析を行なうことが可能となる。
【０１０５】次に、本発明の第６の実施例の半導体装置
について説明する。第６の実施例の半導体装置は、プロ
セス変動等により高電圧検出回路を構成するトランジス
タのしきい値が変動しても、正確に高電圧を検出するこ
とができる半導体装置である。図３１は、第６の実施例
の半導体装置のモニタ部の構成を示すブロック図であ
る。図３１において、図１に示す第１の実施例の半導体
装置のモニタ部と異なる点は、高電圧検出回路８１、特
殊モード設定信号発生回路８２を付加したことである。
について説明する。第６の実施例の半導体装置は、プロ
セス変動等により高電圧検出回路を構成するトランジス
タのしきい値が変動しても、正確に高電圧を検出するこ
とができる半導体装置である。図３１は、第６の実施例
の半導体装置のモニタ部の構成を示すブロック図であ
る。図３１において、図１に示す第１の実施例の半導体
装置のモニタ部と異なる点は、高電圧検出回路８１、特
殊モード設定信号発生回路８２を付加したことである。
【０１０６】まず、特殊モード設定信号発生回路８２に
ついて図面を参照しながら説明する。図３２は、特殊モ
ード設定信号発生回路８２の構成を示す回路図である。
ついて図面を参照しながら説明する。図３２は、特殊モ
ード設定信号発生回路８２の構成を示す回路図である。
【０１０７】図３２において、特殊モード設定信号発生
回路８２は、フリップフロップ回路Ｆ６０１、Ｆ６０
２、ＮＡＮＤゲートＧ６４５、ＮＯＴゲートＧ６４６を
含む。フリップフロップ回路Ｆ６０１は、ＮＡＮＤゲー
トＧ６４１、Ｇ６４２を含む。フリップフロップ回路Ｆ
６０２は、ＮＡＮＤゲートＧ６４３、Ｇ６４４を含む。
フリップフロップ回路Ｆ６０１には、カラムアドレスス
トローブ信号／ＣＡＳおよびロウアドレスストローブ信
号／ＲＡＳが入力される。フリップフロップ回路Ｆ６０
２にはロウアドレスストローブ信号／ＲＡＳおよびライ
トイネーブル信号／ＷＥが入力される。フリップフロッ
プ回路Ｆ６０１、Ｆ６０２の出力信号はＮＡＮＤゲート
Ｇ６４５へ入力される。ＮＡＮＤゲートＧ６４５の出力
信号はＮＯＴゲートＧ６４６へ入力される。ＮＯＴゲー
トＧ６４６は特殊モード設定信号Ｂを出力する。
回路８２は、フリップフロップ回路Ｆ６０１、Ｆ６０
２、ＮＡＮＤゲートＧ６４５、ＮＯＴゲートＧ６４６を
含む。フリップフロップ回路Ｆ６０１は、ＮＡＮＤゲー
トＧ６４１、Ｇ６４２を含む。フリップフロップ回路Ｆ
６０２は、ＮＡＮＤゲートＧ６４３、Ｇ６４４を含む。
フリップフロップ回路Ｆ６０１には、カラムアドレスス
トローブ信号／ＣＡＳおよびロウアドレスストローブ信
号／ＲＡＳが入力される。フリップフロップ回路Ｆ６０
２にはロウアドレスストローブ信号／ＲＡＳおよびライ
トイネーブル信号／ＷＥが入力される。フリップフロッ
プ回路Ｆ６０１、Ｆ６０２の出力信号はＮＡＮＤゲート
Ｇ６４５へ入力される。ＮＡＮＤゲートＧ６４５の出力
信号はＮＯＴゲートＧ６４６へ入力される。ＮＯＴゲー
トＧ６４６は特殊モード設定信号Ｂを出力する。
【０１０８】次に、特殊モード設定信号発生回路８２の
動作について説明する。図３３は、特殊モード設定信号
発生回路８２の動作を説明するタイミング図である。
動作について説明する。図３３は、特殊モード設定信号
発生回路８２の動作を説明するタイミング図である。
【０１０９】初期時、カラムアドレスストローブ信号／
ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、ライト
イネーブル信号／ＷＥは“Ｈ”の状態にあり、ノードＮ
６２１、Ｎ６２２の電位は“Ｌ”の状態にある。したが
って、特殊モード設定信号Ｂは“Ｌ”となる。
ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、ライト
イネーブル信号／ＷＥは“Ｈ”の状態にあり、ノードＮ
６２１、Ｎ６２２の電位は“Ｌ”の状態にある。したが
って、特殊モード設定信号Ｂは“Ｌ”となる。
【０１１０】次に、時間ｔ1 において、ライトイネーブ
ル／ＷＥのみが立上がり、“Ｌ”の状態になると、フリ
ップフロップ回路Ｆ６０２のラッチが決まり、ノードＮ
６２２の電位は“Ｈ”となる。このとき、ノードＮ６２
１の電位は“Ｌ”であるので、特殊モード設定信号Ｂは
“Ｌ”のままである。
ル／ＷＥのみが立上がり、“Ｌ”の状態になると、フリ
ップフロップ回路Ｆ６０２のラッチが決まり、ノードＮ
６２２の電位は“Ｈ”となる。このとき、ノードＮ６２
１の電位は“Ｌ”であるので、特殊モード設定信号Ｂは
“Ｌ”のままである。
【０１１１】次に、時間ｔ2 において、カラムアドレス
ストローブ信号／ＣＡＳが立上がり“Ｌ”になると、フ
リップフロップ回路Ｆ６０１のラッチが決まり、ノード
Ｎ６２１の電位は“Ｈ”となる。このとき、ＮＡＮＤゲ
ートＧ６４５の出力信号は“Ｌ”となり、特殊モード設
定信号Ｂは“Ｈ”に立上がる。次に、ロウアドレススト
ローブ信号／ＲＡＳが立上がり、“Ｌ”となった後、時
間ｔ3 において、カラムアドレスストローブ信号／ＣＡ
Ｓが立上がると、ノードＮ６２１の電位は“Ｌ”とな
る。このとき、特殊モード設定信号Ｂは立上がり“Ｌ”
となる。したがって、特殊モード設定信号発生回路８２
は、カラムアドレスストローブ信号／ＣＡＳ、ロウアド
レスストローブ信号／ＲＡＳ、ライトイネーブル信号／
ＷＥに応答して、ノードＮ６２１、Ｎ６２２の電位がと
もに“Ｈ”の期間、特殊モード設定信号Ｂを“Ｈ”の状
態で出力する。
ストローブ信号／ＣＡＳが立上がり“Ｌ”になると、フ
リップフロップ回路Ｆ６０１のラッチが決まり、ノード
Ｎ６２１の電位は“Ｈ”となる。このとき、ＮＡＮＤゲ
ートＧ６４５の出力信号は“Ｌ”となり、特殊モード設
定信号Ｂは“Ｈ”に立上がる。次に、ロウアドレススト
ローブ信号／ＲＡＳが立上がり、“Ｌ”となった後、時
間ｔ3 において、カラムアドレスストローブ信号／ＣＡ
Ｓが立上がると、ノードＮ６２１の電位は“Ｌ”とな
る。このとき、特殊モード設定信号Ｂは立上がり“Ｌ”
となる。したがって、特殊モード設定信号発生回路８２
は、カラムアドレスストローブ信号／ＣＡＳ、ロウアド
レスストローブ信号／ＲＡＳ、ライトイネーブル信号／
ＷＥに応答して、ノードＮ６２１、Ｎ６２２の電位がと
もに“Ｈ”の期間、特殊モード設定信号Ｂを“Ｈ”の状
態で出力する。
【０１１２】次に、高電圧検出回路８１について図面を
参照しながら説明する。図３４は、高電圧検出回路８１
の構成を示す図である。
参照しながら説明する。図３４は、高電圧検出回路８１
の構成を示す図である。
【０１１３】図３４において、高電圧検出回路８１は、
ブースト電圧発生回路６０２、６１１〜６１ｍを含む。
ここで、まず、ブースト電圧発生回路について説明す
る。図３５は、ブースト電圧発生回路６０２の構成を示
す回路図である。他のブースト電圧発生回路６１１〜６
１ｍもブースト電圧発生回路６０２と同様の構成であ
る。
ブースト電圧発生回路６０２、６１１〜６１ｍを含む。
ここで、まず、ブースト電圧発生回路について説明す
る。図３５は、ブースト電圧発生回路６０２の構成を示
す回路図である。他のブースト電圧発生回路６１１〜６
１ｍもブースト電圧発生回路６０２と同様の構成であ
る。
【０１１４】図３５において、ブースト電圧発生回路６
０２は、ｎチャネルＭＯＳトランジスタＱ６３１〜Ｑ６
３３、ＮＯＴゲートＧ６５１〜Ｇ６５３、キャパシタＣ
６０１を含む。トランジスタＱ６３１のドレインには、
特殊モード設定信号Ｂが入力される。トランジスタＱ６
３１のゲートは、内部電源電圧ＩＶCCに接続され、トラ
ンジスタＱ６３１は常にオン状態にある。トランジスタ
Ｑ６３１のソースはトランジスタＱ６３２のゲートおよ
びキャパシタＣ６０１と接続され、ブーストレベル信号
Ｃが出力される。トランジスタＱ６３２のドレインは内
部電源電圧ＩＶ CCに接続され、ソースはトランジスタＱ
６３３のドレインおよびキャパシタＣ６０１と接続され
る。トランジスタＱ６３３のゲートはＮＯＴゲートＧ６
５３と接続され、ソースは接地電位と接続される。ＮＯ
ＴゲートＧ６５１〜Ｇ６５４は直列に接続され、ＮＯＴ
ゲートＧ６５１には特殊モード設定信号Ｂが入力され
る。
０２は、ｎチャネルＭＯＳトランジスタＱ６３１〜Ｑ６
３３、ＮＯＴゲートＧ６５１〜Ｇ６５３、キャパシタＣ
６０１を含む。トランジスタＱ６３１のドレインには、
特殊モード設定信号Ｂが入力される。トランジスタＱ６
３１のゲートは、内部電源電圧ＩＶCCに接続され、トラ
ンジスタＱ６３１は常にオン状態にある。トランジスタ
Ｑ６３１のソースはトランジスタＱ６３２のゲートおよ
びキャパシタＣ６０１と接続され、ブーストレベル信号
Ｃが出力される。トランジスタＱ６３２のドレインは内
部電源電圧ＩＶ CCに接続され、ソースはトランジスタＱ
６３３のドレインおよびキャパシタＣ６０１と接続され
る。トランジスタＱ６３３のゲートはＮＯＴゲートＧ６
５３と接続され、ソースは接地電位と接続される。ＮＯ
ＴゲートＧ６５１〜Ｇ６５４は直列に接続され、ＮＯＴ
ゲートＧ６５１には特殊モード設定信号Ｂが入力され
る。
【０１１５】次に、上記のように構成されたブースト電
圧発生回路６０２の動作について説明する。図３６は、
ブースト電圧発生回路６０２の動作を説明するタイミン
グ図である。
圧発生回路６０２の動作について説明する。図３６は、
ブースト電圧発生回路６０２の動作を説明するタイミン
グ図である。
【０１１６】特殊モード設定信号Ｂが“Ｌ”のとき、ノ
ードＮ６３２の電位は“Ｈ”の状態にある。したがっ
て、トランジスタＱ６３３がオンし、ノードＮ６３１の
電位およびブーストレベル信号Ｃは“Ｌ”となる。次
に、特殊モード設定信号Ｂが“Ｈ”になると、ブースト
レベル信号ＣはＩＶCC−Ｖthのレベルとなる。ここで、
Ｖ thはトランジスタＱ６３１のしきい値電圧である。こ
のとき、ノードＮ６３１の電位は“Ｌ”のままなので、
キャパシタＣ６０１をＩＶCC−Ｖthの電圧で時間ｔ 2 ま
で充電する。
ードＮ６３２の電位は“Ｈ”の状態にある。したがっ
て、トランジスタＱ６３３がオンし、ノードＮ６３１の
電位およびブーストレベル信号Ｃは“Ｌ”となる。次
に、特殊モード設定信号Ｂが“Ｈ”になると、ブースト
レベル信号ＣはＩＶCC−Ｖthのレベルとなる。ここで、
Ｖ thはトランジスタＱ６３１のしきい値電圧である。こ
のとき、ノードＮ６３１の電位は“Ｌ”のままなので、
キャパシタＣ６０１をＩＶCC−Ｖthの電圧で時間ｔ 2 ま
で充電する。
【０１１７】また、特殊モード設定信号ＢはＮＯＴゲー
トＧ６５１〜Ｇ６５３により遅延され、時間ｔ2 のと
き、ノードＮ６３２は立下がり“Ｌ”となる。したがっ
て、トランジスタＱ６３３はオフとなり、ノードＮ６３
１の電位はＩＶCC−２・Ｖthのレベルまで上昇する。こ
の結果、理論的には、キャパシタＣ６０１の容量結合に
より、ブーストレベル信号Ｃは２・ＩＶCC−３・Ｖ
th（＝ＩＶCC＋α）のレベルまで昇圧される。
トＧ６５１〜Ｇ６５３により遅延され、時間ｔ2 のと
き、ノードＮ６３２は立下がり“Ｌ”となる。したがっ
て、トランジスタＱ６３３はオフとなり、ノードＮ６３
１の電位はＩＶCC−２・Ｖthのレベルまで上昇する。こ
の結果、理論的には、キャパシタＣ６０１の容量結合に
より、ブーストレベル信号Ｃは２・ＩＶCC−３・Ｖ
th（＝ＩＶCC＋α）のレベルまで昇圧される。
【０１１８】次に、再び図３４を参照して、高電圧検出
回路８１について説明する。高電圧検出回路８１は、さ
らに、ｎチャネルＭＯＳトランジスタＱ６０１〜Ｑ６０
ｘ、Ｑ６２１、Ｑ６２２、Ｑ６１１〜Ｑ６１ｍ、ＮＯＴ
ゲートＧ６２１〜Ｇ６２ｍ、ＮＡＮＤゲートＧ６３１〜
Ｇ６３ｍを含む。
回路８１について説明する。高電圧検出回路８１は、さ
らに、ｎチャネルＭＯＳトランジスタＱ６０１〜Ｑ６０
ｘ、Ｑ６２１、Ｑ６２２、Ｑ６１１〜Ｑ６１ｍ、ＮＯＴ
ゲートＧ６２１〜Ｇ６２ｍ、ＮＡＮＤゲートＧ６３１〜
Ｇ６３ｍを含む。
【０１１９】トランジスタＱ６０１のゲートおよびドレ
インは外部ピンＰＡｉに接続され、ソースはトランジス
タＱ６０２のゲートおよびドレインと接続される。以
下、同様にｘ個のトランジスタＱ６０１〜Ｑ６０ｘが直
列にダイオード接続される。ｍ個のトランジスタＱ６１
１〜Ｑ６１ｍはトランジスタＱ６０ｋ〜Ｑ６０ｘとそれ
ぞれ並列に接続される。トランジスタＱ６１１〜Ｑ６１
ｍの各ゲートは高電圧発生回路６１１〜６１ｍと接続さ
れる。トランジスタＱ６２１のドレインはトランジスタ
Ｑ６０ｘ、Ｑ６１ｍのソースと接続され、ソースはトラ
ンジスタＱ６２２のドレインと接続され、ゲートは高電
圧発生回路６０２と接続される。トランジスタＱ６２２
のソースは接地電位と接続され、ゲートは内部電源電圧
ＩＶCCと接続される。ｍ個のＮＡＮＤゲートＧ６３１〜
Ｇ６３ｍの一方の入力端子はｍ個の外部ピンＰＡn+1 〜
ＰＡn+m と接続され、他方の入力端子には特殊モード設
定信号発生回路８２が出力する特殊モード設定信号Ｂが
入力される。ここで、外部ピンＰＡn+1 〜ＰＡn+m に
は、ＤＲＡＭの場合、アドレスキーに用いられていない
アドレス信号が入力されるアドレスピンを使用する。ア
ドレスキーとは、複数のテストモードの中からある１つ
のモードを設定するために特定のアドレスが使用されて
いることを言う。したがって、上記のテストモードの設
定に影響を与えず、外部ピンＰＡn+1 〜ＰＡn+m に所定
の信号を入力することができる。
インは外部ピンＰＡｉに接続され、ソースはトランジス
タＱ６０２のゲートおよびドレインと接続される。以
下、同様にｘ個のトランジスタＱ６０１〜Ｑ６０ｘが直
列にダイオード接続される。ｍ個のトランジスタＱ６１
１〜Ｑ６１ｍはトランジスタＱ６０ｋ〜Ｑ６０ｘとそれ
ぞれ並列に接続される。トランジスタＱ６１１〜Ｑ６１
ｍの各ゲートは高電圧発生回路６１１〜６１ｍと接続さ
れる。トランジスタＱ６２１のドレインはトランジスタ
Ｑ６０ｘ、Ｑ６１ｍのソースと接続され、ソースはトラ
ンジスタＱ６２２のドレインと接続され、ゲートは高電
圧発生回路６０２と接続される。トランジスタＱ６２２
のソースは接地電位と接続され、ゲートは内部電源電圧
ＩＶCCと接続される。ｍ個のＮＡＮＤゲートＧ６３１〜
Ｇ６３ｍの一方の入力端子はｍ個の外部ピンＰＡn+1 〜
ＰＡn+m と接続され、他方の入力端子には特殊モード設
定信号発生回路８２が出力する特殊モード設定信号Ｂが
入力される。ここで、外部ピンＰＡn+1 〜ＰＡn+m に
は、ＤＲＡＭの場合、アドレスキーに用いられていない
アドレス信号が入力されるアドレスピンを使用する。ア
ドレスキーとは、複数のテストモードの中からある１つ
のモードを設定するために特定のアドレスが使用されて
いることを言う。したがって、上記のテストモードの設
定に影響を与えず、外部ピンＰＡn+1 〜ＰＡn+m に所定
の信号を入力することができる。
【０１２０】ＮＡＮＤゲートＧ６３１〜Ｇ６３ｍの出力
端子は、ＮＯＴゲートＧ６２１〜Ｇ６２ｍの各入力端子
と接続される。ＮＯＴゲートＧ６２１〜Ｇ６２ｍの出力
端子はブースト電圧発生回路６１１〜６１ｍと接続され
る。
端子は、ＮＯＴゲートＧ６２１〜Ｇ６２ｍの各入力端子
と接続される。ＮＯＴゲートＧ６２１〜Ｇ６２ｍの出力
端子はブースト電圧発生回路６１１〜６１ｍと接続され
る。
【０１２１】上記の高電圧検出回路８１は、図２に示す
高電圧検出回路１１１のトランジスタＱ４と異なり、オ
ン抵抗が低いトランジスタＱ６２２を用いている。この
理由は、高電圧検知信号ＳＨＶの立上がり特性を改善す
るためである。
高電圧検出回路１１１のトランジスタＱ４と異なり、オ
ン抵抗が低いトランジスタＱ６２２を用いている。この
理由は、高電圧検知信号ＳＨＶの立上がり特性を改善す
るためである。
【０１２２】次に、上記のように構成された高電圧検出
回路８１の動作について説明する。トランジスタＱ６２
２のゲートには内部電源電圧ＩＶCCが入力されているの
で、トランジスタＱ６２２は常にオンの状態にある。一
方、ロウアドレスストローブ信号／ＲＡＳ、カラムアド
レスストローブ信号／ＣＡＳ、ライトイネーブル信号／
ＷＥが“Ｌ”のとき、特殊モード設定信号Ｂおよびブー
ストレベル信号Ｃは“Ｌ”の状態にあるので、トランジ
スタＱ６２１はオフの状態にある。したがって、ノード
Ｎ６０８の電位は“Ｌ”の状態にあり、高電圧検出回路
８１から出力される高電圧検知信号ＳＨＶは“Ｌ”とな
る。
回路８１の動作について説明する。トランジスタＱ６２
２のゲートには内部電源電圧ＩＶCCが入力されているの
で、トランジスタＱ６２２は常にオンの状態にある。一
方、ロウアドレスストローブ信号／ＲＡＳ、カラムアド
レスストローブ信号／ＣＡＳ、ライトイネーブル信号／
ＷＥが“Ｌ”のとき、特殊モード設定信号Ｂおよびブー
ストレベル信号Ｃは“Ｌ”の状態にあるので、トランジ
スタＱ６２１はオフの状態にある。したがって、ノード
Ｎ６０８の電位は“Ｌ”の状態にあり、高電圧検出回路
８１から出力される高電圧検知信号ＳＨＶは“Ｌ”とな
る。
【０１２３】次に、ＷＣＢＲタイミングでロウアドレス
ストローブ信号／ＲＡＳ、カラムアドレスストローブ信
号／ＣＡＳ、ライトイネーブル信号／ＷＥが入力され、
通常の入力信号の“Ｈ”より高い高電圧Ｖが外部ピンＰ
Ａｉに入力されると以下のようになる。まず、特殊モー
ド設定信号Ｂが“Ｈ”になり、ブーストレベル信号Ｃは
ブースト電圧（ＩＶCC＋α）のレベルとなる。ここで、
ブースト電圧（ＩＶCC＋α）はノードＮ６０３の電位よ
りしきい値Ｖth以上大きな値である。一方、外部ピンＰ
Ａｉに入力している高電圧Ｖの信号からトランジスタＱ
６０１〜Ｑ６０ｘの個数分のしきい値電圧Ｖthが降圧さ
れる。したがって、ノードＮ６０３の電位はＶ−ｘ・Ｖ
thとなる。しかし、トランジスタＱ６２２がオンしてい
るため、ノードＮ６０３の電位はＶ−ｘ・Ｖth−（ＩＶ
CC−Ｖth）となる。また、トランジスタＱ６２１のゲー
トには、ブースト電圧（ＩＶCC＋α）のレベルの信号が
入力されているため、常にオン状態にあり、ノードＱ６
０３およびノードＱ６０８の電位は等しくなり、Ｖ−ｘ
・Ｖth−（ＩＶCC−Ｖth）レベルの高電圧検知信号ＳＨ
Ｖが出力される。
ストローブ信号／ＲＡＳ、カラムアドレスストローブ信
号／ＣＡＳ、ライトイネーブル信号／ＷＥが入力され、
通常の入力信号の“Ｈ”より高い高電圧Ｖが外部ピンＰ
Ａｉに入力されると以下のようになる。まず、特殊モー
ド設定信号Ｂが“Ｈ”になり、ブーストレベル信号Ｃは
ブースト電圧（ＩＶCC＋α）のレベルとなる。ここで、
ブースト電圧（ＩＶCC＋α）はノードＮ６０３の電位よ
りしきい値Ｖth以上大きな値である。一方、外部ピンＰ
Ａｉに入力している高電圧Ｖの信号からトランジスタＱ
６０１〜Ｑ６０ｘの個数分のしきい値電圧Ｖthが降圧さ
れる。したがって、ノードＮ６０３の電位はＶ−ｘ・Ｖ
thとなる。しかし、トランジスタＱ６２２がオンしてい
るため、ノードＮ６０３の電位はＶ−ｘ・Ｖth−（ＩＶ
CC−Ｖth）となる。また、トランジスタＱ６２１のゲー
トには、ブースト電圧（ＩＶCC＋α）のレベルの信号が
入力されているため、常にオン状態にあり、ノードＱ６
０３およびノードＱ６０８の電位は等しくなり、Ｖ−ｘ
・Ｖth−（ＩＶCC−Ｖth）レベルの高電圧検知信号ＳＨ
Ｖが出力される。
【０１２４】次に、高電圧検出回路８１の各電圧につい
て具体的に説明する。たとえば、Ｖ＝８．０（Ｖ）、Ｉ
ＶCC＝３．３（Ｖ）、Ｖth＝０．７（Ｖ）、ｘ＝６とす
ると、高電圧検出信号ＳＨＶの電圧は１．２（Ｖ）とな
る。この電圧は、図２２に示すＮＡＮＤゲートＧ１０４
の出力を反転することができる電圧であり、第１のタイ
ミング検出回路１１２に高電圧を検出したことを知らせ
ることが可能となる。
て具体的に説明する。たとえば、Ｖ＝８．０（Ｖ）、Ｉ
ＶCC＝３．３（Ｖ）、Ｖth＝０．７（Ｖ）、ｘ＝６とす
ると、高電圧検出信号ＳＨＶの電圧は１．２（Ｖ）とな
る。この電圧は、図２２に示すＮＡＮＤゲートＧ１０４
の出力を反転することができる電圧であり、第１のタイ
ミング検出回路１１２に高電圧を検出したことを知らせ
ることが可能となる。
【０１２５】また、装置の入力電圧の最大値として、た
とえば、Ｖ＝６．５（Ｖ）の電圧が入力された場合、Ｖ
−ｘ・Ｖth＜ＶCC−Ｖthとなり、高電圧検知信号ＳＨＶ
は“Ｌ”の状態で出力される。したがって、外部ピンＰ
Ａｉに通常の入力信号の“Ｈ”のレベルより高い高電圧
Ｖが入力されたときにのみ高電圧検知信号ＳＨＶを
“Ｈ”にすることができる。
とえば、Ｖ＝６．５（Ｖ）の電圧が入力された場合、Ｖ
−ｘ・Ｖth＜ＶCC−Ｖthとなり、高電圧検知信号ＳＨＶ
は“Ｌ”の状態で出力される。したがって、外部ピンＰ
Ａｉに通常の入力信号の“Ｈ”のレベルより高い高電圧
Ｖが入力されたときにのみ高電圧検知信号ＳＨＶを
“Ｈ”にすることができる。
【０１２６】次に、プロセス変動により、トランジスタ
Ｑ６０１〜Ｑ６０ｘのしきい値Ｖthが大きくなった場合
の動作について説明する。たとえば、上記の具体例で、
Ｖth＝０．８（Ｖ）になった場合、高電圧検知信号ＳＨ
Ｖの電圧は０．７（Ｖ）になり、図２２に示すＮＡＮＤ
ゲートＧ１０４の出力を反転することができず、第１の
タイミング検出回路１１２へ高電圧を検知したことを知
らせることができない。
Ｑ６０１〜Ｑ６０ｘのしきい値Ｖthが大きくなった場合
の動作について説明する。たとえば、上記の具体例で、
Ｖth＝０．８（Ｖ）になった場合、高電圧検知信号ＳＨ
Ｖの電圧は０．７（Ｖ）になり、図２２に示すＮＡＮＤ
ゲートＧ１０４の出力を反転することができず、第１の
タイミング検出回路１１２へ高電圧を検知したことを知
らせることができない。
【０１２７】図３７は、上記の場合の高電圧検出回路８
１の動作を説明するタイミング図である。まず、ＷＣＢ
Ｒタイミングでロウアドレスストローブ信号／ＲＡＳ、
カラムアドレスストローブ信号／ＣＡＳ、ライトイネー
ブル信号／ＷＥが入力されると、特殊モード設定信号Ｂ
が立上がる。このとき、外部ピンＰＡn+m に入力される
アドレス信号Ａn+m を立上げると、ノードＮ６０５の電
位は“Ｈ”となり、ブースト電圧発生回路６１ｍはブー
スト電圧（ＩＶCC＋α）のレベルの信号をトランジスタ
Ｑ６１ｍのゲートへ出力する。したがって、トランジス
タＱ６１ｍがオンし、ノードＮ６０８の電位はＶ−（ｘ
−１）・Ｖthとなり、しきい値Ｖth分の電位だけ高くな
る。上記の具体例では、高電圧検知信号ＳＨＶの電圧は
１．５（Ｖ）となり、図２２に示すＮＡＮＤゲートＧ１
０４の出力信号を反転することができ、第１のタイミン
グ検出回路１１２に高電圧を検知したことを知らせるこ
とができる。
１の動作を説明するタイミング図である。まず、ＷＣＢ
Ｒタイミングでロウアドレスストローブ信号／ＲＡＳ、
カラムアドレスストローブ信号／ＣＡＳ、ライトイネー
ブル信号／ＷＥが入力されると、特殊モード設定信号Ｂ
が立上がる。このとき、外部ピンＰＡn+m に入力される
アドレス信号Ａn+m を立上げると、ノードＮ６０５の電
位は“Ｈ”となり、ブースト電圧発生回路６１ｍはブー
スト電圧（ＩＶCC＋α）のレベルの信号をトランジスタ
Ｑ６１ｍのゲートへ出力する。したがって、トランジス
タＱ６１ｍがオンし、ノードＮ６０８の電位はＶ−（ｘ
−１）・Ｖthとなり、しきい値Ｖth分の電位だけ高くな
る。上記の具体例では、高電圧検知信号ＳＨＶの電圧は
１．５（Ｖ）となり、図２２に示すＮＡＮＤゲートＧ１
０４の出力信号を反転することができ、第１のタイミン
グ検出回路１１２に高電圧を検知したことを知らせるこ
とができる。
【０１２８】上記の動作でも、ＮＡＮＤゲートＧ１０４
の出力が反転しない場合、さらに、次の外部ピンＰＡ
n+m-1 （図示省略）に“Ｈ”のアドレス信号を入力し
て、トランジスタＱ６１ｍ−１をオンすることにより、
ノードＮ６０８の電位をしきい値Ｖth分の電位だけ高く
することができる。上記の動作を繰返すことにより、一
定の電位である高電位Ｖを外部ピンＰＡｉから入力し、
必ずＮＡＮＤゲートＧ１０４の出力信号を反転すること
が可能となる。したがって、プロセス変動等によりしき
い値Ｖthが変動して高電圧Ｖの認識レベルが変化して
も、一定の高電圧Ｖを検出することができ、誤動作を防
止し、信頼性を向上することができる。
の出力が反転しない場合、さらに、次の外部ピンＰＡ
n+m-1 （図示省略）に“Ｈ”のアドレス信号を入力し
て、トランジスタＱ６１ｍ−１をオンすることにより、
ノードＮ６０８の電位をしきい値Ｖth分の電位だけ高く
することができる。上記の動作を繰返すことにより、一
定の電位である高電位Ｖを外部ピンＰＡｉから入力し、
必ずＮＡＮＤゲートＧ１０４の出力信号を反転すること
が可能となる。したがって、プロセス変動等によりしき
い値Ｖthが変動して高電圧Ｖの認識レベルが変化して
も、一定の高電圧Ｖを検出することができ、誤動作を防
止し、信頼性を向上することができる。
【０１２９】次に、高電圧検出回路８１の第２の実施例
について図面を参照しながら説明する。図３８は、第２
の実施例の高電圧検出回路の構成を示す図である。図３
８において、図３４に示す高電圧検出回路と同一部分に
ついては同一番号を付し、以下その説明を省略する。
について図面を参照しながら説明する。図３８は、第２
の実施例の高電圧検出回路の構成を示す図である。図３
８において、図３４に示す高電圧検出回路と同一部分に
ついては同一番号を付し、以下その説明を省略する。
【０１３０】図３８において、高電圧検出回路は、ブー
スト電圧発生回路６０２、ｎチャネルＭＯＳトランジス
タＱ６０１〜Ｑ６０ｘ、Ｑ６２１、Ｑ６２２、Ｑ７０
２、Ｑ７１１〜Ｑ７１ｍ、Ｑ７２１〜Ｑ７２ｍ、ｐチャ
ネルＭＯＳトランジスタＱ７０１を含む。
スト電圧発生回路６０２、ｎチャネルＭＯＳトランジス
タＱ６０１〜Ｑ６０ｘ、Ｑ６２１、Ｑ６２２、Ｑ７０
２、Ｑ７１１〜Ｑ７１ｍ、Ｑ７２１〜Ｑ７２ｍ、ｐチャ
ネルＭＯＳトランジスタＱ７０１を含む。
【０１３１】トランジスタＱ７０１はオン抵抗のかなり
高いトランジスタである。トランジスタＱ７０１のドレ
インは内部電源電圧ＩＶCCに接続され、ゲートは接地電
位に接続される。トランジスタＱ７０１のソースはトラ
ンジスタＱ６２２のゲート、トランジスタＱ７１１のゲ
ートおよびドレインと接続される。トランジスタＱ７１
１のゲートおよびドレインはトランジスタＱ７０２のソ
ースと接続される。以降、トランジスタＱ７１ｍまで同
様に直列に接続され、トランジスタＱ７１ｍのソースは
接地電位に接続される。したがって、ｙ（＝ｍ＋１）個
のトランジスタＱ７０２、Ｑ７１１〜Ｑ７１ｍが直列に
ダイオード接続される。ｍ個のトランジスタＱ７２１〜
Ｑ７２ｍはトランジスタＱ７１１〜Ｑ７１ｍとそれぞれ
並列に接続され、トランジスタＱ７２１〜Ｑ７２ｍのゲ
ートは外部ピンＰＡn+1 〜ＰＡn+ m に接続される。
高いトランジスタである。トランジスタＱ７０１のドレ
インは内部電源電圧ＩＶCCに接続され、ゲートは接地電
位に接続される。トランジスタＱ７０１のソースはトラ
ンジスタＱ６２２のゲート、トランジスタＱ７１１のゲ
ートおよびドレインと接続される。トランジスタＱ７１
１のゲートおよびドレインはトランジスタＱ７０２のソ
ースと接続される。以降、トランジスタＱ７１ｍまで同
様に直列に接続され、トランジスタＱ７１ｍのソースは
接地電位に接続される。したがって、ｙ（＝ｍ＋１）個
のトランジスタＱ７０２、Ｑ７１１〜Ｑ７１ｍが直列に
ダイオード接続される。ｍ個のトランジスタＱ７２１〜
Ｑ７２ｍはトランジスタＱ７１１〜Ｑ７１ｍとそれぞれ
並列に接続され、トランジスタＱ７２１〜Ｑ７２ｍのゲ
ートは外部ピンＰＡn+1 〜ＰＡn+ m に接続される。
【０１３２】次に、上記のように構成された高電圧検出
回路の動作について説明する。トランジスタＱ６２２の
ゲートの電位はｙ・Ｖthになっており、Ｖ−ｘ・Ｖth＞
ｙ・Ｖth−Ｖthのとき、高電圧検知信号ＳＨＶが立上が
る。
回路の動作について説明する。トランジスタＱ６２２の
ゲートの電位はｙ・Ｖthになっており、Ｖ−ｘ・Ｖth＞
ｙ・Ｖth−Ｖthのとき、高電圧検知信号ＳＨＶが立上が
る。
【０１３３】プロセス変動等により、しきい値Ｖthが高
めにシフトし、Ｖ−ｘ・Ｖth＜ｙ・Ｖth−Ｖthなってい
るとする。このとき、外部ピンＰＡn+1 に“Ｈ”のアド
レス信号Ａn+1 を入力すると、トランジスタＱ７２１が
オンし、ダイオード接続されたトランジスタＱ７１１の
しきい値Ｖth分の電圧降下が無視できる。したがって、
トランジスタＱ６２２のゲートの電位は（ｙ−１）・Ｖ
thとなり、しきい値Ｖ th分だけ低くなる。この結果、Ｖ
−ｘ・Ｖth＞（ｙ−２）・Ｖthの条件を満たすことがで
きる。したがって、高電圧検知信号ＳＨＶを“Ｈ”にす
ることができ、図２２に示すＮＡＮＤゲートＧ１０４の
出力信号を反転させ、第１のタイミング検出回路１１２
に高電圧を検知したことを知らせることができる。
めにシフトし、Ｖ−ｘ・Ｖth＜ｙ・Ｖth−Ｖthなってい
るとする。このとき、外部ピンＰＡn+1 に“Ｈ”のアド
レス信号Ａn+1 を入力すると、トランジスタＱ７２１が
オンし、ダイオード接続されたトランジスタＱ７１１の
しきい値Ｖth分の電圧降下が無視できる。したがって、
トランジスタＱ６２２のゲートの電位は（ｙ−１）・Ｖ
thとなり、しきい値Ｖ th分だけ低くなる。この結果、Ｖ
−ｘ・Ｖth＞（ｙ−２）・Ｖthの条件を満たすことがで
きる。したがって、高電圧検知信号ＳＨＶを“Ｈ”にす
ることができ、図２２に示すＮＡＮＤゲートＧ１０４の
出力信号を反転させ、第１のタイミング検出回路１１２
に高電圧を検知したことを知らせることができる。
【０１３４】しきい値Ｖthがさらに高く変動している場
合は、外部ピンＰＡn+2 〜ＰＡn+mに順次“Ｈ”のアド
レス信号Ａn+2 〜Ａn+m を入力することにより、トラン
ジスタＱ７２２〜Ｑ７２ｍをオンする。この結果、トラ
ンジスタＱ６２２のゲート電圧が低くなり、高電圧検知
信号ＳＨＶを“Ｈ”にし、ＮＡＮＤゲートＧ１０４の出
力信号を反転させ、第１のタイミング検出回路１１２へ
高電圧を検知したことを知らせることができる。
合は、外部ピンＰＡn+2 〜ＰＡn+mに順次“Ｈ”のアド
レス信号Ａn+2 〜Ａn+m を入力することにより、トラン
ジスタＱ７２２〜Ｑ７２ｍをオンする。この結果、トラ
ンジスタＱ６２２のゲート電圧が低くなり、高電圧検知
信号ＳＨＶを“Ｈ”にし、ＮＡＮＤゲートＧ１０４の出
力信号を反転させ、第１のタイミング検出回路１１２へ
高電圧を検知したことを知らせることができる。
【０１３５】以上の動作により、プロセス変動等によ
り、しきい値Ｖthが高めに変動しても、外部ピンＰＡｉ
に入力する高電圧Ｖを一定にしたまま、第１のタイミン
グ検出回路１１２へ高電圧を検知したことを容易に知ら
せることができる。
り、しきい値Ｖthが高めに変動しても、外部ピンＰＡｉ
に入力する高電圧Ｖを一定にしたまま、第１のタイミン
グ検出回路１１２へ高電圧を検知したことを容易に知ら
せることができる。
【０１３６】上記の高電圧検出回路は、状態検出回路１
にのみ適用されるものではなく、外部から入力される所
定の高電圧の信号に応答して、所定のテストを行なう半
導体装置にも適用可能である。
にのみ適用されるものではなく、外部から入力される所
定の高電圧の信号に応答して、所定のテストを行なう半
導体装置にも適用可能である。
【０１３７】
【発明の効果】請求項１記載の半導体装置においては、
所定の外部ノードの電位を外部端子へ出力することがで
きるので、半導体装置の特性試験を正確に行なうことが
できる。
所定の外部ノードの電位を外部端子へ出力することがで
きるので、半導体装置の特性試験を正確に行なうことが
できる。
【０１３８】請求項２記載の半導体装置においては、プ
ロセス変動等により第２電圧が変動しても、調整手段に
より第２電圧を調整することができるので、第１電圧を
正確に検出することができる。
ロセス変動等により第２電圧が変動しても、調整手段に
より第２電圧を調整することができるので、第１電圧を
正確に検出することができる。
【０１３９】請求項３記載の半導体記憶装置において
は、プロセス変動等により第２電圧が変動しても、第４
電圧調整することができるので、第１電圧を正確に検出
することができる。
は、プロセス変動等により第２電圧が変動しても、第４
電圧調整することができるので、第１電圧を正確に検出
することができる。
【図１】本発明の第１の実施例の半導体装置のモニタ部
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】図１に示す高電圧検出回路の第１の実施例の構
成を示す回路図である。
成を示す回路図である。
【図３】図１に示す出力バッファの第１の実施例の構成
を示す回路図である。
を示す回路図である。
【図４】図１に示す状態検出回路のシグニチャモードセ
ットタイミングを説明するタイミングチャートである。
ットタイミングを説明するタイミングチャートである。
【図５】図１に示す状態検出回路のシグニチャモードリ
セットタイミングを説明するタイミング図である。
セットタイミングを説明するタイミング図である。
【図６】図１に示す状態検出回路の第１の内部電圧モニ
タタイミングを説明するタイミング図である。
タタイミングを説明するタイミング図である。
【図７】図１に示す状態検出回路の第２の内部電圧モニ
タタイミングを説明するタイミング図である。
タタイミングを説明するタイミング図である。
【図８】図１に示す高電圧検出回路の第２の実施例の構
成を示す回路図である。
成を示す回路図である。
【図９】図１に示す出力バッファの第２の実施例の構成
を示す回路図である。
を示す回路図である。
【図１０】本発明の第３の実施例の半導体装置のモニタ
部の構成を示すブロック図である。
部の構成を示すブロック図である。
【図１１】図１０に示す状態検出回路のシグニチャモー
ドセットタイミングを説明するタイミング図である。
ドセットタイミングを説明するタイミング図である。
【図１２】図１０に示す状態検出回路のシグニチャモー
ドリセットタイミングを説明するタイミング図である。
ドリセットタイミングを説明するタイミング図である。
【図１３】本発明の第４の実施例の半導体装置のモニタ
部の構成を示すブロック図である。
部の構成を示すブロック図である。
【図１４】負の電圧をモニタする出力バッファの構成を
示す回路図である。
示す回路図である。
【図１５】本発明の第５の実施例の半導体装置のモニタ
部の構成を示すブロック図である。
部の構成を示すブロック図である。
【図１６】図１５に示す状態検出回路のファンクション
設定タイミングを説明するタイミング図である。
設定タイミングを説明するタイミング図である。
【図１７】図１５に示す状態検出回路の内部電圧モニタ
タイミングを説明するタイミング図である。
タイミングを説明するタイミング図である。
【図１８】従来の内部降圧回路の構成を示す図である。
【図１９】図１８に示す基準電圧発生回路の構成を示す
回路図である。
回路図である。
【図２０】図１８に示す内部降圧回路における基準電圧
の外部電源電圧依存性を示す図である。
の外部電源電圧依存性を示す図である。
【図２１】図１８に示す内部降圧回路における内部電源
電圧の特性を示す図である。
電圧の特性を示す図である。
【図２２】図１に示す第１のタイミング検出回路の構成
を示す図である。
を示す図である。
【図２３】図１に示す第２のタイミング検出回路の第１
の実施例の構成を示す図である。
の実施例の構成を示す図である。
【図２４】図１に示す第２のタイミング検出回路の第２
の実施例の構成を示す図である。
の実施例の構成を示す図である。
【図２５】図１０に示す第３のタイミング検出回路の構
成を示す図である。
成を示す図である。
【図２６】図１５に示すファンクション設定回路の構成
を示す回路図である。
を示す回路図である。
【図２７】図１５に示す出力バッファ選択回路の構成を
示す回路図である。
示す回路図である。
【図２８】本発明の第１の実施例の半導体装置の構成を
示すブロック図である。
示すブロック図である。
【図２９】本発明の第２の実施例の半導体装置の構成を
示すブロック図である。
示すブロック図である。
【図３０】バーンイン試験装置の構成を示すブロック図
である。
である。
【図３１】本発明の第６の実施例の半導体装置のモニタ
部の構成を示すブロック図である。
部の構成を示すブロック図である。
【図３２】図３１に示す特殊モード設定信号発生回路の
構成示す回路図である。
構成示す回路図である。
【図３３】図３２に示す特殊モード設定信号発生回路の
動作を説明するタイミング図である。
動作を説明するタイミング図である。
【図３４】図３１に示す高電圧検出回路の第１の実施例
の構成を示す図である。
の構成を示す図である。
【図３５】図３４に示すブースト電圧発生回路の構成を
示す回路図である。
示す回路図である。
【図３６】図３５に示すブースト電圧発生回路の動作を
説明するタイミング図である。
説明するタイミング図である。
【図３７】図３４に示す高電圧検出回路の動作を説明す
るタイミング図である。
るタイミング図である。
【図３８】図３１に示す高電圧検出回路の第２の実施例
の構成を示す図である。
の構成を示す図である。
１ 状態検出回路 ２ 出力バッファ １１ シグニチャモード信号発生回路 １２ 第２のタイミング検出回路 １１１ 高電圧検出回路 １１２ 第１のタイミング検出回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１月６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】次に、上記のように構成された内部降圧回
路の動作について説明する。ノードＮ４から出力される
内部電源電圧ＩＶCCが基準電圧発生回路１０ｃから出力
される基準電圧ＶＬよりも高くなれば、トランジスタＱ
２９に流れる電流の値がトランジスタＱ３０に流れる電
流の値よりも大きくなる。このとき、ノードＮ５の電位
が上昇し、トランジスタＱ３５が浅い導通状態または非
導通状態となる。この結果、外部電源電圧ＶCCからノー
ドＮ４への電流の供給が低減または停止され、内部電源
電圧ＩＶ CCが低下して基準電圧ＶＬとなる。
路の動作について説明する。ノードＮ４から出力される
内部電源電圧ＩＶCCが基準電圧発生回路１０ｃから出力
される基準電圧ＶＬよりも高くなれば、トランジスタＱ
２９に流れる電流の値がトランジスタＱ３０に流れる電
流の値よりも大きくなる。このとき、ノードＮ５の電位
が上昇し、トランジスタＱ３５が浅い導通状態または非
導通状態となる。この結果、外部電源電圧ＶCCからノー
ドＮ４への電流の供給が低減または停止され、内部電源
電圧ＩＶ CCが低下して基準電圧ＶＬとなる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】図３において、出力バッファ２は、ｎチャ
ネルＭＯＳトランジスタＱ６、Ｑ７、キャパシタＣ１、
遅延回路２０１を含む。遅延回路２０１は、インバータ
ＩＶ１１〜ＩＶ１６を含む。トランジスタＱ６、Ｑ７の
しきい値電圧はＶ t2 である。
ネルＭＯＳトランジスタＱ６、Ｑ７、キャパシタＣ１、
遅延回路２０１を含む。遅延回路２０１は、インバータ
ＩＶ１１〜ＩＶ１６を含む。トランジスタＱ６、Ｑ７の
しきい値電圧はＶ t2 である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正内容】
【００４０】外部ピンＰＲ、ＰＣ、ＰＷにＷＣＢＲ（Ｗ
Ｅ、ＣＡＳビフォアＲＡＳ）のタイミングでロウアドレ
スストローブ信号／ＲＡＳ、カラムアドレスストローブ
信号／ＣＡＳ、ライトイネーブル信号／ＷＥを入力す
る。ＷＣＢＲのタイミングとは、カラムアドレスストロ
ーブ信号／ＣＡＳとライトイネーブル信号／ＷＥをロウ
アドレスストローブ信号／ＲＡＳに先立って“Ｌ”のレ
ベルで入力した後、ロウアドレスストローブ信号／ＲＡ
Ｓを“Ｌ”とするタイミングである。ＷＣＢＲのタイミ
ングはＤＲＡＭにおいて、テストモードに入るときに使
用されるタイミングである。上記のＷＣＢＲのタイミン
グと同時に、外部ピンＰＡｉに通常の入力信号よりも高
い高電圧のＶ CC ＋ｎ・Ｖt1レベルのアドレス信号Ａｉを
入力する。このとき、ロウアドレスストローブ信号／Ｒ
ＡＳの立上がりに応答して、シグニチャモード信号ＳＩ
ＧＥが“Ｈ”（ＩＶCCレベル）となる。シグニチャモー
ド信号ＳＩＧＥは一度セットされれば、高電圧のＶCC＋
ｎ・Ｖt1レベルのアドレス信号Ａｉが入力されなくても
以下に説明するリセットタイミングが入力されるまで、
シグニチャモード信号ＳＩＧＥは“Ｈ”（ＩＶCCレベ
ル）の状態となっている。上記のように、ＷＣＢＲのタ
イミングでシグニチャモードセットタイミングを設定し
ているため、装置のテストモードと同じタイミングでシ
グニチャモードをセットすることが可能となる。
Ｅ、ＣＡＳビフォアＲＡＳ）のタイミングでロウアドレ
スストローブ信号／ＲＡＳ、カラムアドレスストローブ
信号／ＣＡＳ、ライトイネーブル信号／ＷＥを入力す
る。ＷＣＢＲのタイミングとは、カラムアドレスストロ
ーブ信号／ＣＡＳとライトイネーブル信号／ＷＥをロウ
アドレスストローブ信号／ＲＡＳに先立って“Ｌ”のレ
ベルで入力した後、ロウアドレスストローブ信号／ＲＡ
Ｓを“Ｌ”とするタイミングである。ＷＣＢＲのタイミ
ングはＤＲＡＭにおいて、テストモードに入るときに使
用されるタイミングである。上記のＷＣＢＲのタイミン
グと同時に、外部ピンＰＡｉに通常の入力信号よりも高
い高電圧のＶ CC ＋ｎ・Ｖt1レベルのアドレス信号Ａｉを
入力する。このとき、ロウアドレスストローブ信号／Ｒ
ＡＳの立上がりに応答して、シグニチャモード信号ＳＩ
ＧＥが“Ｈ”（ＩＶCCレベル）となる。シグニチャモー
ド信号ＳＩＧＥは一度セットされれば、高電圧のＶCC＋
ｎ・Ｖt1レベルのアドレス信号Ａｉが入力されなくても
以下に説明するリセットタイミングが入力されるまで、
シグニチャモード信号ＳＩＧＥは“Ｈ”（ＩＶCCレベ
ル）の状態となっている。上記のように、ＷＣＢＲのタ
イミングでシグニチャモードセットタイミングを設定し
ているため、装置のテストモードと同じタイミングでシ
グニチャモードをセットすることが可能となる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正内容】
【００４９】次に、カラムアドレスストローブ信号／Ｃ
ＡＳを“Ｈ”にすると、第２のタイミング検出回路１２
は、出力バッファ活性化信号ＩＶＥを“Ｌ”とし、出力
バッファ２が非活性化される。したがって、外部ピンＰ
Ｄに内部電源電圧ＩＶCCの出力信号ＤＱが出力されず、
Ｈｉ−Ｚ（ハイインピーダンス）状態となる。
ＡＳを“Ｈ”にすると、第２のタイミング検出回路１２
は、出力バッファ活性化信号ＩＶＥを“Ｌ”とし、出力
バッファ２が非活性化される。したがって、外部ピンＰ
Ｄに内部電源電圧ＩＶCCの出力信号ＤＱが出力されず、
Ｈｉ−Ｚ（ハイインピーダンス）状態となる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正内容】
【００５７】次に、図１に示す高電圧検出回路１１１の
第２の実施例について説明する。図８は、高電圧検出回
路１１１の第２の実施例の構成を示す図である。図８に
おいて、高電圧検出回路は、ドレインとゲートをショー
トさせたｎ個のｎチャネルＭＯＳトランジスタＱ２１〜
Ｑ２ｎ、ドレインとゲートをショートさせたｍ個のｐチ
ャネルＭＯＳトランジスタＱ３１〜Ｑ３ｍ、ｎチャネル
ＭＯＳトランジスタＱ５を含む。ｎチャネルＭＯＳトラ
ンジスタＱ２１〜Ｑ２ｎとｐチャネルＭＯＳトランジス
タＱ３１〜Ｑ３ｍとは直列に接続されている。また、ゲ
ートに内部電源電圧ＩＶ CC が入力され、ソースが接地電
位にとってあるｎチャネルＭＯＳトランジスタＱ５のド
レインと、ｍ＋ｎ個の直列接続された最後のトランジス
タＱ３ｍのドレインとがノードＮ３で接続されている。
ｎチャネルＭＯＳトランジスタＱ２１のゲートとドレイ
ンとは外部ピンＰＡｉに接続される。トランジスタＱ２
１〜Ｑ２ｎの各しきい値電圧をＶt3とし、トランジスタ
Ｑ３１〜Ｑ３ｍの各しきい値電圧をＶt4とし、ｎ・Ｖt3
＋ｍ・Ｖt4＞ＶCCとなるように設定しておく。また、高
電圧Ｖが外部ピンＰＡｉに入力されたときにノードＮ３
にＶ−ｎ・Ｖt3−ｍ・Ｖt4が出力されるようにトランジ
スタＱ５のオン抵抗が十分高くなるようにしておく。以
上の構成により、図２に示す高電圧検出回路１１１と同
様に、図８に示す高電圧検出回路は動作する。外部ピン
ＰＡｉに通常の入力信号である“Ｌ”または“Ｈ”の信
号が入力されても、ノードＮ３の電位は接地電位になっ
ており、高電圧検知信号ＳＨＶは“Ｌ”となる。一方、
外部ピンＰＡｉに通常の入力信号である“Ｈ”のレベル
より高い高電位Ｖ、たとえば、ＶCC＋ｎ・Ｖt3＋ｍ・Ｖ
t4が入力されると、ノードＮ３はＶCCレベルとなり、高
電圧検知信号ＳＨＶは“Ｈ”となる。また、図８におい
て、外部ピンＰＡｉに接続されるｎチャネルＭＯＳトラ
ンジスタＱ２１以外のｎチャネルＭＯＳトランジスタＱ
２２〜Ｑ２ｎとｐチャネルＭＯＳトランジスタＱ３１〜
Ｑ３ｍの接続順序は他の順序でも良い。
第２の実施例について説明する。図８は、高電圧検出回
路１１１の第２の実施例の構成を示す図である。図８に
おいて、高電圧検出回路は、ドレインとゲートをショー
トさせたｎ個のｎチャネルＭＯＳトランジスタＱ２１〜
Ｑ２ｎ、ドレインとゲートをショートさせたｍ個のｐチ
ャネルＭＯＳトランジスタＱ３１〜Ｑ３ｍ、ｎチャネル
ＭＯＳトランジスタＱ５を含む。ｎチャネルＭＯＳトラ
ンジスタＱ２１〜Ｑ２ｎとｐチャネルＭＯＳトランジス
タＱ３１〜Ｑ３ｍとは直列に接続されている。また、ゲ
ートに内部電源電圧ＩＶ CC が入力され、ソースが接地電
位にとってあるｎチャネルＭＯＳトランジスタＱ５のド
レインと、ｍ＋ｎ個の直列接続された最後のトランジス
タＱ３ｍのドレインとがノードＮ３で接続されている。
ｎチャネルＭＯＳトランジスタＱ２１のゲートとドレイ
ンとは外部ピンＰＡｉに接続される。トランジスタＱ２
１〜Ｑ２ｎの各しきい値電圧をＶt3とし、トランジスタ
Ｑ３１〜Ｑ３ｍの各しきい値電圧をＶt4とし、ｎ・Ｖt3
＋ｍ・Ｖt4＞ＶCCとなるように設定しておく。また、高
電圧Ｖが外部ピンＰＡｉに入力されたときにノードＮ３
にＶ−ｎ・Ｖt3−ｍ・Ｖt4が出力されるようにトランジ
スタＱ５のオン抵抗が十分高くなるようにしておく。以
上の構成により、図２に示す高電圧検出回路１１１と同
様に、図８に示す高電圧検出回路は動作する。外部ピン
ＰＡｉに通常の入力信号である“Ｌ”または“Ｈ”の信
号が入力されても、ノードＮ３の電位は接地電位になっ
ており、高電圧検知信号ＳＨＶは“Ｌ”となる。一方、
外部ピンＰＡｉに通常の入力信号である“Ｈ”のレベル
より高い高電位Ｖ、たとえば、ＶCC＋ｎ・Ｖt3＋ｍ・Ｖ
t4が入力されると、ノードＮ３はＶCCレベルとなり、高
電圧検知信号ＳＨＶは“Ｈ”となる。また、図８におい
て、外部ピンＰＡｉに接続されるｎチャネルＭＯＳトラ
ンジスタＱ２１以外のｎチャネルＭＯＳトランジスタＱ
２２〜Ｑ２ｎとｐチャネルＭＯＳトランジスタＱ３１〜
Ｑ３ｍの接続順序は他の順序でも良い。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正内容】
【００７０】次に、シグニチャモードリセットタイミン
グについて説明する。図１２は、シグニチャモードリセ
ットタイミングを説明する図である。ロウアドレススト
ローブ信号／ＲＡＳの立上がり時点で、カラムアドレス
ストローブ信号／ＣＡＳが“Ｌ”であり、かつ、ライト
イネーブル信号／ＷＥが“Ｈ”であるとき、第３のタイ
ミング検出回路３１１がシグニチャモードリセット信号
φB を発生する。ことのき、シグニチャモード検知信号
ＳＩＧＥが“Ｌ”に立下がる。また、上記のタイミング
以外に、ＲＯＲのタイミングでもリセットすることがで
きる。
グについて説明する。図１２は、シグニチャモードリセ
ットタイミングを説明する図である。ロウアドレススト
ローブ信号／ＲＡＳの立上がり時点で、カラムアドレス
ストローブ信号／ＣＡＳが“Ｌ”であり、かつ、ライト
イネーブル信号／ＷＥが“Ｈ”であるとき、第３のタイ
ミング検出回路３１１がシグニチャモードリセット信号
φB を発生する。ことのき、シグニチャモード検知信号
ＳＩＧＥが“Ｌ”に立下がる。また、上記のタイミング
以外に、ＲＯＲのタイミングでもリセットすることがで
きる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００７５
【補正方法】変更
【補正内容】
【００７５】上記の各実施例では、内部降圧回路により
降圧された内部電源電圧のモニタ方法およびその実現方
法について説明してきたが、半導体装置内で発生させる
内部昇圧電源電圧ＶPPや基準電圧等モニタしたい電源線
または信号線の電位をモニタする場合にも適用すること
が可能である。
降圧された内部電源電圧のモニタ方法およびその実現方
法について説明してきたが、半導体装置内で発生させる
内部昇圧電源電圧ＶPPや基準電圧等モニタしたい電源線
または信号線の電位をモニタする場合にも適用すること
が可能である。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】変更
【補正内容】
【００８８】上記の３通りの組合わせに対応して、ファ
ンクション設定信号をそれぞれＦa1、Ｆa2、Ｆa3とす
る。ファンクション設定信号Ｆa1、Ｆa2、Ｆa3はモニタ
電位ＩＶcc、Ｖpp、ＶＬと１対１に対応している。つま
り、ファンクション設定信号Ｆ a1が“Ｈ”のとき内部電
源電圧ＩＶCCがモニタされ、ファンクション設定信号Ｆ
a2が“Ｈ”のとき内部昇圧電源電圧ＶPPがモニタされ、
ファンクション設定信号Ｆa3が“Ｈ”のとき基準電圧Ｖ
Ｌがモニタされる。
ンクション設定信号をそれぞれＦa1、Ｆa2、Ｆa3とす
る。ファンクション設定信号Ｆa1、Ｆa2、Ｆa3はモニタ
電位ＩＶcc、Ｖpp、ＶＬと１対１に対応している。つま
り、ファンクション設定信号Ｆ a1が“Ｈ”のとき内部電
源電圧ＩＶCCがモニタされ、ファンクション設定信号Ｆ
a2が“Ｈ”のとき内部昇圧電源電圧ＶPPがモニタされ、
ファンクション設定信号Ｆa3が“Ｈ”のとき基準電圧Ｖ
Ｌがモニタされる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】変更
【補正内容】
【００８９】上記の２つの個別高電圧検知信号ＳＨＶ
１、ＳＨＶ２に対応したファンクション設定回路につい
て図面を参照しながら説明する。図２６は、上記の２つ
の個別高電圧検知信号ＳＨＶ１、ＳＨＶ２に対応したフ
ァンクション設定回路１５の構成を示す回路図である。
図２６において、ファンクション設定回路１５は、イン
バータＧ４０２〜Ｇ４０７、ＮＡＮＤゲートＧ４０８〜
Ｇ４１０、ＮＯＲゲートＧ４１１を含む。
１、ＳＨＶ２に対応したファンクション設定回路につい
て図面を参照しながら説明する。図２６は、上記の２つ
の個別高電圧検知信号ＳＨＶ１、ＳＨＶ２に対応したフ
ァンクション設定回路１５の構成を示す回路図である。
図２６において、ファンクション設定回路１５は、イン
バータＧ４０２〜Ｇ４０７、ＮＡＮＤゲートＧ４０８〜
Ｇ４１０、ＮＯＲゲートＧ４１１を含む。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００９２
【補正方法】変更
【補正内容】
【００９２】ファンクション設定は、まずシグニチャモ
ードセットタイミングであるＷＣＢＲ（ＷＥ、ＣＡＲビ
フォアＲＡＳ）のタイミングで３つの外部制御信号／Ｒ
ＡＳ、／ＣＡＳ、／ＷＥを入力し、同時に、外部ピンＰ
Ａ１、ＰＡ２にＶCC＋ｎ・Ｖ t1以上の高電圧が入力され
る。このとき、ロウアドレスストローブ信号／ＲＡＳの
立上がりでシグニチャモード検知信号ＳＩＧＥが“Ｈ”
に立上がりラッチされる。次に、シグニチャモード検知
信号ＳＩＧＥが“Ｈ”のとき、外部ピンＰＡ１、ＰＡ２
にＶCC＋ｎ・Ｖt1以上の高電圧が入力されていることを
示す個別高電圧検知信号ＳＨＶ１、ＳＨＶ２がともに
“Ｈ”で入力されると、ファンクション設定回路１５
は、ファンクション設定信号Ｆa1のみが“Ｈ”となり、
他のファンクション設定信号Ｆa2、Ｆa3は“Ｌ”のまま
である。
ードセットタイミングであるＷＣＢＲ（ＷＥ、ＣＡＲビ
フォアＲＡＳ）のタイミングで３つの外部制御信号／Ｒ
ＡＳ、／ＣＡＳ、／ＷＥを入力し、同時に、外部ピンＰ
Ａ１、ＰＡ２にＶCC＋ｎ・Ｖ t1以上の高電圧が入力され
る。このとき、ロウアドレスストローブ信号／ＲＡＳの
立上がりでシグニチャモード検知信号ＳＩＧＥが“Ｈ”
に立上がりラッチされる。次に、シグニチャモード検知
信号ＳＩＧＥが“Ｈ”のとき、外部ピンＰＡ１、ＰＡ２
にＶCC＋ｎ・Ｖt1以上の高電圧が入力されていることを
示す個別高電圧検知信号ＳＨＶ１、ＳＨＶ２がともに
“Ｈ”で入力されると、ファンクション設定回路１５
は、ファンクション設定信号Ｆa1のみが“Ｈ”となり、
他のファンクション設定信号Ｆa2、Ｆa3は“Ｌ”のまま
である。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１０２
【補正方法】変更
【補正内容】
【０１０２】制御信号発生部７３は、バーンインボード
７２を介して、所定の外部制御信号／ＲＡＳ、／ＣＡ
Ｓ、／ＷＥ、Ａｉ等を出力し、ＤＲＡＭ７６は外部制御
信号に応答して所定の動作を行なう。外部電源発生部７
４は所定の外部電源電圧をＤＲＡＭに印加し、ＤＲＡＭ
７６に電力を供給する。内部電圧検出部７５は、制御信
号発生部７３から出力される外部制御信号に応答して、
ＤＲＡＭ７６が出力する内部電源電圧を検出する。内部
電圧検出部７５は、検出した内部電源電圧を外部電圧発
生部７４へ出力し、外部電圧発生部７４はＤＲＡＭ７６
へ印加する外部電源電圧を調整する。
７２を介して、所定の外部制御信号／ＲＡＳ、／ＣＡ
Ｓ、／ＷＥ、Ａｉ等を出力し、ＤＲＡＭ７６は外部制御
信号に応答して所定の動作を行なう。外部電源発生部７
４は所定の外部電源電圧をＤＲＡＭに印加し、ＤＲＡＭ
７６に電力を供給する。内部電圧検出部７５は、制御信
号発生部７３から出力される外部制御信号に応答して、
ＤＲＡＭ７６が出力する内部電源電圧を検出する。内部
電圧検出部７５は、検出した内部電源電圧を外部電圧発
生部７４へ出力し、外部電圧発生部７４はＤＲＡＭ７６
へ印加する外部電源電圧を調整する。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１１０
【補正方法】変更
【補正内容】
【０１１０】次に、時間ｔ1 において、ライトイネーブ
ル／ＷＥのみが立下がり、“Ｌ”の状態になると、フリ
ップフロップ回路Ｆ６０２のラッチが決まり、ノードＮ
６２２の電位は“Ｈ”となる。このとき、ノードＮ６２
１の電位は“Ｌ”であるので、特殊モード設定信号Ｂは
“Ｌ”のままである。
ル／ＷＥのみが立下がり、“Ｌ”の状態になると、フリ
ップフロップ回路Ｆ６０２のラッチが決まり、ノードＮ
６２２の電位は“Ｈ”となる。このとき、ノードＮ６２
１の電位は“Ｌ”であるので、特殊モード設定信号Ｂは
“Ｌ”のままである。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１１１
【補正方法】変更
【補正内容】
【０１１１】次に、時間ｔ2 において、カラムアドレス
ストローブ信号／ＣＡＳが立下がり“Ｌ”になると、フ
リップフロップ回路Ｆ６０１のラッチが決まり、ノード
Ｎ６２１の電位は“Ｈ”となる。このとき、ＮＡＮＤゲ
ートＧ６４５の出力信号は“Ｌ”となり、特殊モード設
定信号Ｂは“Ｈ”に立上がる。次に、ロウアドレススト
ローブ信号／ＲＡＳが立下がり、“Ｌ”となった後、時
間ｔ3 において、カラムアドレスストローブ信号／ＣＡ
Ｓが立上がると、ノードＮ６２１の電位は“Ｌ”とな
る。このとき、特殊モード設定信号Ｂは立下がり“Ｌ”
となる。したがって、特殊モード設定信号発生回路８２
は、カラムアドレスストローブ信号／ＣＡＳ、ロウアド
レスストローブ信号／ＲＡＳ、ライトイネーブル信号／
ＷＥに応答して、ノードＮ６２１、Ｎ６２２の電位がと
もに“Ｈ”の期間、特殊モード設定信号Ｂを“Ｈ”の状
態で出力する。
ストローブ信号／ＣＡＳが立下がり“Ｌ”になると、フ
リップフロップ回路Ｆ６０１のラッチが決まり、ノード
Ｎ６２１の電位は“Ｈ”となる。このとき、ＮＡＮＤゲ
ートＧ６４５の出力信号は“Ｌ”となり、特殊モード設
定信号Ｂは“Ｈ”に立上がる。次に、ロウアドレススト
ローブ信号／ＲＡＳが立下がり、“Ｌ”となった後、時
間ｔ3 において、カラムアドレスストローブ信号／ＣＡ
Ｓが立上がると、ノードＮ６２１の電位は“Ｌ”とな
る。このとき、特殊モード設定信号Ｂは立下がり“Ｌ”
となる。したがって、特殊モード設定信号発生回路８２
は、カラムアドレスストローブ信号／ＣＡＳ、ロウアド
レスストローブ信号／ＲＡＳ、ライトイネーブル信号／
ＷＥに応答して、ノードＮ６２１、Ｎ６２２の電位がと
もに“Ｈ”の期間、特殊モード設定信号Ｂを“Ｈ”の状
態で出力する。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１１７
【補正方法】変更
【補正内容】
【０１１７】また、特殊モード設定信号ＢはＮＯＴゲー
トＧ６５１〜Ｇ６５３により遅延され、時間ｔ2 のと
き、ノードＮ６３２は立下がり“Ｌ”となる。したがっ
て、トランジスタＱ６３３はオフとなり、ノードＮ６３
１の電位はＩＶ CC −２・Ｖthのレベルまで上昇する。こ
の結果、理論的には、キャパシタＣ６０１の容量結合に
より、ブーストレベル信号Ｃは２・ＩＶCC−３・Ｖ
th（＝ＩＶCC＋α）のレベルまで昇圧される。
トＧ６５１〜Ｇ６５３により遅延され、時間ｔ2 のと
き、ノードＮ６３２は立下がり“Ｌ”となる。したがっ
て、トランジスタＱ６３３はオフとなり、ノードＮ６３
１の電位はＩＶ CC −２・Ｖthのレベルまで上昇する。こ
の結果、理論的には、キャパシタＣ６０１の容量結合に
より、ブーストレベル信号Ｃは２・ＩＶCC−３・Ｖ
th（＝ＩＶCC＋α）のレベルまで昇圧される。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１３７
【補正方法】変更
【補正内容】
【０１３７】
【発明の効果】請求項１記載の半導体装置においては、
所定の内部ノードの電位を外部端子へ出力することがで
きるので、半導体装置の特性試験を正確に行なうことが
できる。
所定の内部ノードの電位を外部端子へ出力することがで
きるので、半導体装置の特性試験を正確に行なうことが
できる。
【手続補正１６】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正１７】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正内容】
【図１２】
【手続補正１８】
【補正対象書類名】図面
【補正対象項目名】図１５
【補正方法】変更
【補正内容】
【図１５】
【手続補正１９】
【補正対象書類名】図面
【補正対象項目名】図２８
【補正方法】変更
【補正内容】
【図２８】
【手続補正２０】
【補正対象書類名】図面
【補正対象項目名】図２９
【補正方法】変更
【補正内容】
【図２９】
【手続補正２１】
【補正対象書類名】図面
【補正対象項目名】図３８
【補正方法】変更
【補正内容】
【図３８】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｆ 7630−4Ｍ 27/04 Ｔ 8427−4Ｍ
Claims (3)
- 【請求項１】 所定のモードにおいて、所定の内部ノー
ドの電位を外部端子に出力する半導体装置であって、 第１外部制御信号に応答して、前記所定モードであるこ
とを指令する第１指令信号を出力する第１指令信号出力
手段と、 第２外部制御信号および前記第１指令信号に応答して、
前記所定の内部ノードの電位を出力することを指令する
第２指令信号を出力する第２指令信号出力手段と、 前記第２指令信号に応答して、前記所定の内部ノードの
電位を前記外部端子へ出力する出力手段とを含む半導体
装置。 - 【請求項２】 第１電圧の外部入力信号から第２電圧だ
け降圧して第３電圧の信号に変換する降圧手段と、 前記第３電圧の信号の電圧が第４電圧より高いとき、所
定の第１電圧検出信号を出力する検出手段と、 前記第２電圧を調整する調整手段とを含む半導体装置。 - 【請求項３】 第１電圧の外部入力信号から第２電圧だ
け降圧して第３電圧の信号に変換する降圧手段と、 前記第３電圧の信号の電圧が第４電圧より高いとき、所
定の第１電圧検出信号を出力する検出手段と、 前記第４電圧を調整する調整手段を含む半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5176414A JP2955156B2 (ja) | 1992-10-29 | 1993-07-16 | 半導体装置 |
| US08/141,002 US5400290A (en) | 1992-10-29 | 1993-10-26 | Semiconductor device allowing accurate characteristics test |
| DE4336884A DE4336884C2 (de) | 1992-10-29 | 1993-10-28 | Schaltungsanordnung |
| KR1019930022758A KR0136898B1 (ko) | 1992-10-29 | 1993-10-29 | 정확한 특성시험을 행하는 반도체 장치 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-291135 | 1992-10-29 | ||
| JP29113592 | 1992-10-29 | ||
| JP5176414A JP2955156B2 (ja) | 1992-10-29 | 1993-07-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06194424A true JPH06194424A (ja) | 1994-07-15 |
| JP2955156B2 JP2955156B2 (ja) | 1999-10-04 |
Family
ID=26497341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5176414A Expired - Lifetime JP2955156B2 (ja) | 1992-10-29 | 1993-07-16 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5400290A (ja) |
| JP (1) | JP2955156B2 (ja) |
| KR (1) | KR0136898B1 (ja) |
| DE (1) | DE4336884C2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5770964A (en) * | 1995-08-29 | 1998-06-23 | Mitsubishi Denki Kabushiki Kaisha | Arrangement enabling pin contact test of a semiconductor device having clamp protection circuit, and method of testing a semiconductor device |
| US5793685A (en) * | 1995-04-26 | 1998-08-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of simultaneously designating multibit test mode and special test mode |
| US6201748B1 (en) | 1999-10-29 | 2001-03-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having test mode |
| US6269038B1 (en) | 1999-10-29 | 2001-07-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with test mode decision circuit |
| JP2006179175A (ja) * | 1999-12-10 | 2006-07-06 | Toshiba Corp | 半導体集積回路 |
| JP2007027642A (ja) * | 2005-07-21 | 2007-02-01 | Ricoh Co Ltd | 半導体装置及び半導体装置のテスト方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5217917A (en) * | 1990-03-20 | 1993-06-08 | Hitachi, Ltd. | Semiconductor memory device with improved substrate arrangement to permit forming a plurality of different types of random access memory, and a testing method therefor |
| KR960009960B1 (ko) * | 1994-03-12 | 1996-07-25 | 금성일렉트론 주식회사 | 디램의 리프레쉬 콘트롤회로 |
| JP3774500B2 (ja) * | 1995-05-12 | 2006-05-17 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| DE19524874C1 (de) * | 1995-07-07 | 1997-03-06 | Siemens Ag | Verfahren zum Versetzen einer integrierten Schaltung von einer ersten in eine zweite Betriebsart |
| JP3738070B2 (ja) * | 1995-11-29 | 2006-01-25 | 株式会社ルネサステクノロジ | 半導体装置 |
| JPH09167483A (ja) * | 1995-12-19 | 1997-06-24 | Mitsubishi Electric Corp | 動作モード設定回路 |
| JPH1055699A (ja) * | 1996-04-30 | 1998-02-24 | Texas Instr Inc <Ti> | 供給されるｄｃ信号のみを用いてｄｒａｍメモリ装置をテストする方法 |
| JP2885187B2 (ja) * | 1996-05-17 | 1999-04-19 | 日本電気株式会社 | 半導体記憶装置 |
| US6297683B1 (en) * | 1998-12-14 | 2001-10-02 | Ati International Srl | Voltage supply discriminator and method |
| US20040160917A1 (en) * | 1999-06-22 | 2004-08-19 | Eliznd Ihab H. | Multibeam antenna for a wireless network |
| JP2001014897A (ja) | 1999-06-28 | 2001-01-19 | Mitsubishi Electric Corp | 半導体装置 |
| JP4707255B2 (ja) | 2001-04-26 | 2011-06-22 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2002358800A (ja) | 2001-05-28 | 2002-12-13 | Mitsubishi Electric Corp | 半導体装置 |
| JP4073708B2 (ja) * | 2001-07-25 | 2008-04-09 | 株式会社ルネサステクノロジ | 半導体集積回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2684365B2 (ja) * | 1987-04-24 | 1997-12-03 | 株式会社日立製作所 | 半導体記憶装置 |
| US5046052A (en) * | 1988-06-01 | 1991-09-03 | Sony Corporation | Internal low voltage transformation circuit of static random access memory |
| JPH02162756A (ja) * | 1988-12-16 | 1990-06-22 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0422000A (ja) * | 1990-05-15 | 1992-01-24 | Asahi Kasei Micro Syst Kk | 半導体装置 |
-
1993
- 1993-07-16 JP JP5176414A patent/JP2955156B2/ja not_active Expired - Lifetime
- 1993-10-26 US US08/141,002 patent/US5400290A/en not_active Expired - Lifetime
- 1993-10-28 DE DE4336884A patent/DE4336884C2/de not_active Expired - Lifetime
- 1993-10-29 KR KR1019930022758A patent/KR0136898B1/ko not_active IP Right Cessation
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793685A (en) * | 1995-04-26 | 1998-08-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of simultaneously designating multibit test mode and special test mode |
| US5770964A (en) * | 1995-08-29 | 1998-06-23 | Mitsubishi Denki Kabushiki Kaisha | Arrangement enabling pin contact test of a semiconductor device having clamp protection circuit, and method of testing a semiconductor device |
| US6201748B1 (en) | 1999-10-29 | 2001-03-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having test mode |
| US6269038B1 (en) | 1999-10-29 | 2001-07-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with test mode decision circuit |
| JP2006179175A (ja) * | 1999-12-10 | 2006-07-06 | Toshiba Corp | 半導体集積回路 |
| JP2007027642A (ja) * | 2005-07-21 | 2007-02-01 | Ricoh Co Ltd | 半導体装置及び半導体装置のテスト方法 |
| US7839708B2 (en) | 2005-07-21 | 2010-11-23 | Ricoh Company, Ltd. | Semiconductor apparatus and testing method using different internal voltages to output binary signals |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0136898B1 (ko) | 1998-05-15 |
| DE4336884A1 (de) | 1994-05-05 |
| KR940010320A (ko) | 1994-05-26 |
| JP2955156B2 (ja) | 1999-10-04 |
| US5400290A (en) | 1995-03-21 |
| DE4336884C2 (de) | 1997-01-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06194424A (ja) | 半導体装置 | |
| US6434078B1 (en) | Semiconductor device allowing external setting of internal power supply voltage generated by a voltage down converter at the time of testing | |
| US6894547B2 (en) | Output buffer circuit and integrated semiconductor circuit device with such output buffer circuit | |
| US5204837A (en) | Semiconductor memory device having test mode | |
| JP4046382B2 (ja) | 半導体集積回路装置 | |
| KR100190101B1 (ko) | 반도체 장치의 내부 전압 변환 회로 | |
| US7702967B2 (en) | Method for monitoring an internal control signal of a memory device and apparatus therefor | |
| US5896324A (en) | Overvoltage detection circuit for generating a digital signal for a semiconductor memory device in parallel test mode | |
| US6621283B1 (en) | Semiconductor device, method of testing the semiconductor device, and semiconductor integrated circuit | |
| US7053686B2 (en) | Data strobe circuit using clock signal | |
| US6185141B1 (en) | Semiconductor device allowing efficient evaluation of fast operation | |
| US6788132B2 (en) | Voltage and time control circuits | |
| KR100224958B1 (ko) | 반도체 기억장치 | |
| US6721910B2 (en) | Semiconductor memory improved for testing | |
| US6417726B1 (en) | Semiconductor device capable of adjusting an internal power supply potential in a wide range | |
| US6654300B2 (en) | Semiconductor memory device having internal circuit screening function | |
| JP2003016800A (ja) | 半導体装置 | |
| US6553520B1 (en) | Integrated circuit devices with mode-selective external signal routing capabilities and methods of operation therefor | |
| JPH04311898A (ja) | 半導体装置 | |
| US8085056B2 (en) | Circuit for testing internal voltage of semiconductor memory apparatus | |
| US20230410888A1 (en) | Input buffer bias current control | |
| US6853175B2 (en) | Apparatus and method for measuring electrical characteristics of a semiconductor element in a packaged semiconductor device | |
| US5578942A (en) | Super VCC detection circuit | |
| KR20020067895A (ko) | 반도체 장치 | |
| US20090122625A1 (en) | Semiconductor memory device having test circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990105 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990706 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070716 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080716 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090716 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100716 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100716 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110716 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110716 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120716 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120716 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130716 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term |