JPS6074197A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS6074197A JPS6074197A JP59085463A JP8546384A JPS6074197A JP S6074197 A JPS6074197 A JP S6074197A JP 59085463 A JP59085463 A JP 59085463A JP 8546384 A JP8546384 A JP 8546384A JP S6074197 A JPS6074197 A JP S6074197A
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- Japan
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- digit line
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリ回路に関し、特に絶縁ゲート型電界効果
トランジスタて構成したメモリ回路に関するものである
。
トランジスタて構成したメモリ回路に関するものである
。
絶縁ゲート型電界効果トランジスタを代表するＭＯ８型
トランジスタを用いたメモリ回路が種々使用されている
が、４個のＭＯＳ）シンジスタ（以下１ｖ１０ Ｓ Ｔ
）をメモリセルとするメモリ回路が良く知られている
。しかし々がらメモリセルが４個のＭＯＳ ）ランジス
タから成るため集積化の際にセル占有面積が大きくなる
欠点がある。
トランジスタを用いたメモリ回路が種々使用されている
が、４個のＭＯＳ）シンジスタ（以下１ｖ１０ Ｓ Ｔ
）をメモリセルとするメモリ回路が良く知られている
。しかし々がらメモリセルが４個のＭＯＳ ）ランジス
タから成るため集積化の際にセル占有面積が大きくなる
欠点がある。
本発明は集積化Ｋ）閃したメモリ回路を提供するもので
ある。
ある。
以下、本発明を図面を用いて説明する。
第１図は本発明の対象となるメモリ回路の一部で、２ワ
一ド１桁分を示す。メモリセル１は語線２で励振され、
桁線３を通じて記憶情報を入出力する。メモリセル４は
、語線５で励振さ１図に示した如く、ＸＤＥＣ８の出力
をＭＯ８Ｔ９、ｌＯのゲートに接続し、ＸＤＥＣ８に入
るアドレス入力信号と異なるアドレス信４ＡＸ、！：そ
の補信号であるＡｘでＭＯ８Ｔ９，１０を制御すれば、
１組のＸＤＥＣ８で語線２．５の２本を制御できる。ま
た１個のＹＤＥＣ１２で１対の桁線３．７を制御できる
。即ち本発明では、原理的に１組のデコーダが、２本の
語線又は２本の桁線を制御することが可能でおる。しだ
がって、１対のメモリセル１．４を行と列をなして配列
する際に、ＸＤＥＣ８は２本の語線２．５に１組、ＹＤ
ＥＣｌ ２及び増巾器１１け２本の桁線３．７に１回路
ずつで良いととＫなる。
一ド１桁分を示す。メモリセル１は語線２で励振され、
桁線３を通じて記憶情報を入出力する。メモリセル４は
、語線５で励振さ１図に示した如く、ＸＤＥＣ８の出力
をＭＯ８Ｔ９、ｌＯのゲートに接続し、ＸＤＥＣ８に入
るアドレス入力信号と異なるアドレス信４ＡＸ、！：そ
の補信号であるＡｘでＭＯ８Ｔ９，１０を制御すれば、
１組のＸＤＥＣ８で語線２．５の２本を制御できる。ま
た１個のＹＤＥＣ１２で１対の桁線３．７を制御できる
。即ち本発明では、原理的に１組のデコーダが、２本の
語線又は２本の桁線を制御することが可能でおる。しだ
がって、１対のメモリセル１．４を行と列をなして配列
する際に、ＸＤＥＣ８は２本の語線２．５に１組、ＹＤ
ＥＣｌ ２及び増巾器１１け２本の桁線３．７に１回路
ずつで良いととＫなる。
第２図は、第１図の部分メモリ装置図を拡張して、４０
９６ビツトのメモリ回路図としたものである。第４図に
は１対の語線２．５より成る３２対の語線すなわち６４
本の語線を制御する３２個のｘｖｍｃ ｓとタイミング
信号Ａｘ。
９６ビツトのメモリ回路図としたものである。第４図に
は１対の語線２．５より成る３２対の語線すなわち６４
本の語線を制御する３２個のｘｖｍｃ ｓとタイミング
信号Ａｘ。
Ａｘ、 ｌ対の桁線３．７０６４対の桁線すなわち１２
８本の桁線を制御する６４個のＹＤＥＣｌ２゜６４個の
増巾器１１’が含まれている。６４個の増巾器１１１に
け各々、語線励振後メモリセルに再書込みを完全にする
ため（特に論理１１′）の負荷ＭＯ８Ｔが１対ずつと語
線励振前、増巾容入力のレベルをパ２ンスさせるだめの
ＭＯ８Ｔとが設けられている。
８本の桁線を制御する６４個のＹＤＥＣｌ２゜６４個の
増巾器１１’が含まれている。６４個の増巾器１１１に
け各々、語線励振後メモリセルに再書込みを完全にする
ため（特に論理１１′）の負荷ＭＯ８Ｔが１対ずつと語
線励振前、増巾容入力のレベルをパ２ンスさせるだめの
ＭＯ８Ｔとが設けられている。
第２図において、タイミング信号ＡＸｓ Ａ ｘを使用
せずに、ＸＤＦ、ＣＢを語線の数だけ各語線に設けて接
続することも可能であることは勿論であり、この場合、
ＸＤＥＣの数が２倍となる不利は避けられ々い。
せずに、ＸＤＦ、ＣＢを語線の数だけ各語線に設けて接
続することも可能であることは勿論であり、この場合、
ＸＤＥＣの数が２倍となる不利は避けられ々い。
本発明のメモリ回路においては、書込み信号を真、補信
号で駆動することにより、直接１丈１の桁線ＫＪＩＧ、
補レベル全レベルことができるので、差動増巾器の反転
及びメモリセルへのＬｑ込みが高速にできる。また桁線
読出信号の出力バスへの転送も真、補信号であるから、
剋「音［１ｊして強いメモリ回路を構成できる。まだ、
第２図より明らかな如く、４０９６ビ、トのメモリ装＃
に対しミ、ＸＤＥＣ３２個、ＹＤＥＣ６４個ですむこと
は、従来のＸＤＥＣ６４個、ＹＤＥＣ６４個の構成に比
して、ＤＥＣを構成するトランジスタの数を減少するこ
とができる。特にＸＤＥＣの数が１で良いので、ＸＤＥ
Ｃのアドレス入力信号駆動回路の負荷が軽くなる特長を
有する。
号で駆動することにより、直接１丈１の桁線ＫＪＩＧ、
補レベル全レベルことができるので、差動増巾器の反転
及びメモリセルへのＬｑ込みが高速にできる。また桁線
読出信号の出力バスへの転送も真、補信号であるから、
剋「音［１ｊして強いメモリ回路を構成できる。まだ、
第２図より明らかな如く、４０９６ビ、トのメモリ装＃
に対しミ、ＸＤＥＣ３２個、ＹＤＥＣ６４個ですむこと
は、従来のＸＤＥＣ６４個、ＹＤＥＣ６４個の構成に比
して、ＤＥＣを構成するトランジスタの数を減少するこ
とができる。特にＸＤＥＣの数が１で良いので、ＸＤＥ
Ｃのアドレス入力信号駆動回路の負荷が軽くなる特長を
有する。
第１図、第２図、第４図、第５図では、入出力共通バス
方式で示したが、本発明は入出力を分離し、且つ、桁線
と出力バスの間に・くッファー回路を設けて、桁線キャ
パシターと出力バスキャパシターを分離するものである
。第３図は、本発明の一実施例であり、バッファ回路２
０はＭＯ８Ｔ１５〜１７より成りている。Ｙ Ｉ） Ｅ
Ｃ１２により、１対の桁線３．７が選択された場合読
出し時は、タイミングＲＥＫよって、ＭＯ８Ｔ１３を通
じてＭＯ８Ｔ１５が活性化し、ＭＯ８Ｔ１６．１７によ
り桁線信号レベルが、増申さね、て出力バスに転送され
出力増巾器１Ｂでさらにバッファーされて出力される。
方式で示したが、本発明は入出力を分離し、且つ、桁線
と出力バスの間に・くッファー回路を設けて、桁線キャ
パシターと出力バスキャパシターを分離するものである
。第３図は、本発明の一実施例であり、バッファ回路２
０はＭＯ８Ｔ１５〜１７より成りている。Ｙ Ｉ） Ｅ
Ｃ１２により、１対の桁線３．７が選択された場合読
出し時は、タイミングＲＥＫよって、ＭＯ８Ｔ１３を通
じてＭＯ８Ｔ１５が活性化し、ＭＯ８Ｔ１６．１７によ
り桁線信号レベルが、増申さね、て出力バスに転送され
出力増巾器１Ｂでさらにバッファーされて出力される。
書込み時は、タイミングＷＥによってＭＯ８Ｔ１４を通
じて、ＭＯ８Ｔ１９．２０が導通し真補入力信号が桁線
に転送される。
じて、ＭＯ８Ｔ１９．２０が導通し真補入力信号が桁線
に転送される。
第１図において、増巾器１１は、Ｃｕ線励振後、桁線３
．７の差信号レベルを入力信号として、動作するが、語
線励振後で且つ増巾器１１活性化前は、桁線３又は７の
いずれか一方は、プリチャージ手段２１によって与えら
れた電圧レベルＶＩ のままである。即ち語線２が励振
された場合は、桁線７がｖｌ レベルのま捷であり、語
＃ｉＩ５が励振された場合は、桁線３が■ルベルのまオ
である。したがってメモリセル情報が論理１１１の際に
け、メモリセルキャノ；ジターの箪、圧レベルは、７１
以上でなければならない。
．７の差信号レベルを入力信号として、動作するが、語
線励振後で且つ増巾器１１活性化前は、桁線３又は７の
いずれか一方は、プリチャージ手段２１によって与えら
れた電圧レベルＶＩ のままである。即ち語線２が励振
された場合は、桁線７がｖｌ レベルのま捷であり、語
＃ｉＩ５が励振された場合は、桁線３が■ルベルのまオ
である。したがってメモリセル情報が論理１１１の際に
け、メモリセルキャノ；ジターの箪、圧レベルは、７１
以上でなければならない。
そこで＠４図の如く、１対のメモリセル２２（リファレ
ンスセルと名付ける）を設ければ、第１キ図においては
、語線励振後Ｖｌ レベルのままであった側の桁線電圧
レベルを、Ｖ＋−ΔＶ罠することが可能でちる。ム■の
大きさは、メモリセル情報が論理ＩＯルベルの際に桁線
を変化させる大きさｆよりも小さくなるよう、リファレ
ンスセル２２のキャパシターは、メモリセルキャパシタ
ーの容量よりも小さい容量でなければならないのは、当
然である。
ンスセルと名付ける）を設ければ、第１キ図においては
、語線励振後Ｖｌ レベルのままであった側の桁線電圧
レベルを、Ｖ＋−ΔＶ罠することが可能でちる。ム■の
大きさは、メモリセル情報が論理ＩＯルベルの際に桁線
を変化させる大きさｆよりも小さくなるよう、リファレ
ンスセル２２のキャパシターは、メモリセルキャパシタ
ーの容量よりも小さい容量でなければならないのは、当
然である。
第４図において、タイミング信号Ａｘ、ＡｘをＸＤＥＣ
８に組み入れることも、可能である。
８に組み入れることも、可能である。
第５図はその１例を示す。第を図の方式では、ＸＤＥＣ
は語線の数だけ必要にので、Ｘ Ｉ） Ｅ Ｃの数が増
加して不利であるが、論理的には可能である。タイミン
ググ０け語線励振のタイミングであり、リン、レンスセ
ルは、ダ０とＡｘ又はＡｘのＡＮＤ論理で選択される。
は語線の数だけ必要にので、Ｘ Ｉ） Ｅ Ｃの数が増
加して不利であるが、論理的には可能である。タイミン
ググ０け語線励振のタイミングであり、リン、レンスセ
ルは、ダ０とＡｘ又はＡｘのＡＮＤ論理で選択される。
第１図は本発明の対象となるメモリ部分回路図、第２図
はぎｆ；１図のメモリ回路を拡張して示した回路図、第
３図は本発明の一実施例のメモリ部分回路図、第４図お
よび第５図は本発明の対象となる他の例を示すメモリ回
路図である。 図において、１．４けメモリセル、２．５は語線、３．
７け桁線、８はＸＤＥＣ，１１は増巾器、１２はψ′＼
ＤＥＣ，２１＆ｉプリチャージ手段をそれぞれ示す。 、−パ。 代・ ｆ上白 九（１′ 号ν仁） 図面のｉ７Ｉ占（内存に変更なし） Ｘ、 ＋ 已 ｔ 輩２ ｇ 手続補正書６，５え。 ５９．１０．１８ 昭和 年 月 日 持許庁長宮 殿 １４事件の表示 昭和５９年特 許 願第８５４６３号
２、発明の名称 メモリ回路 ３、補正をする者 事件との関係 出 願 人 東京都港区芝五丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 電話東京（０３）４５６−３１１１（大代表）（連絡先
日本電気株式会社特許部） ５ 補正命令の日付 昭和５９年９月２５日（発送日）
６、 補正の対象 願書、明細書および図面 ７ 補正の内容
はぎｆ；１図のメモリ回路を拡張して示した回路図、第
３図は本発明の一実施例のメモリ部分回路図、第４図お
よび第５図は本発明の対象となる他の例を示すメモリ回
路図である。 図において、１．４けメモリセル、２．５は語線、３．
７け桁線、８はＸＤＥＣ，１１は増巾器、１２はψ′＼
ＤＥＣ，２１＆ｉプリチャージ手段をそれぞれ示す。 、−パ。 代・ ｆ上白 九（１′ 号ν仁） 図面のｉ７Ｉ占（内存に変更なし） Ｘ、 ＋ 已 ｔ 輩２ ｇ 手続補正書６，５え。 ５９．１０．１８ 昭和 年 月 日 持許庁長宮 殿 １４事件の表示 昭和５９年特 許 願第８５４６３号
２、発明の名称 メモリ回路 ３、補正をする者 事件との関係 出 願 人 東京都港区芝五丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 電話東京（０３）４５６−３１１１（大代表）（連絡先
日本電気株式会社特許部） ５ 補正命令の日付 昭和５９年９月２５日（発送日）
６、 補正の対象 願書、明細書および図面 ７ 補正の内容
Claims (1)
- 隣接して平行にのびる１対の桁線と、該１対の桁線にそ
れぞれ交叉する複数本の語線と、前記語線の各一本と前
記１対の桁線のいずｉｌか一方との間に接続され全体と
して前記１対の桁線の各々に接続される数が等しくなる
ようＫされたメモリセルと、前記メモリセルの一つを選
択して、選択されたメモリセルの記憶情報を前記選択さ
れたメモリセルが接続された桁線に読み出す手段と、前
記１対の桁線のり１ｊの差信号を増巾する手段と、１対
の入力が前記１対の桁線に接続され１対の出力が１対の
共通出力バスに接続されだパ、ファ回路と、１対の共通
入力バスと、選択“された１対の桁線を前記１対の共通
入力バスに接、続する手段とを含むことを特徴とす
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59085463A JPS6074197A (ja) | 1984-04-27 | 1984-04-27 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59085463A JPS6074197A (ja) | 1984-04-27 | 1984-04-27 | メモリ回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5894576A Division JPS52142442A (en) | 1976-05-21 | 1976-05-21 | Memory circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074197A true JPS6074197A (ja) | 1985-04-26 |
| JPH0154798B2 JPH0154798B2 (ja) | 1989-11-21 |
Family
ID=13859577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59085463A Granted JPS6074197A (ja) | 1984-04-27 | 1984-04-27 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074197A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4701644A (en) * | 1986-08-13 | 1987-10-20 | Harris Corporation | Low power sense amplifier |
| JPH01199393A (ja) * | 1988-02-03 | 1989-08-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0528767A (ja) * | 1991-07-23 | 1993-02-05 | Samsung Electron Co Ltd | 副入出力線を有するデータ伝送回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3678473A (en) * | 1970-06-04 | 1972-07-18 | Shell Oil Co | Read-write circuit for capacitive memory arrays |
-
1984
- 1984-04-27 JP JP59085463A patent/JPS6074197A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3678473A (en) * | 1970-06-04 | 1972-07-18 | Shell Oil Co | Read-write circuit for capacitive memory arrays |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4701644A (en) * | 1986-08-13 | 1987-10-20 | Harris Corporation | Low power sense amplifier |
| JPH01199393A (ja) * | 1988-02-03 | 1989-08-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0528767A (ja) * | 1991-07-23 | 1993-02-05 | Samsung Electron Co Ltd | 副入出力線を有するデータ伝送回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0154798B2 (ja) | 1989-11-21 |
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