JPH0154798B2 - - Google Patents
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- JPH0154798B2 JPH0154798B2 JP59085463A JP8546384A JPH0154798B2 JP H0154798 B2 JPH0154798 B2 JP H0154798B2 JP 59085463 A JP59085463 A JP 59085463A JP 8546384 A JP8546384 A JP 8546384A JP H0154798 B2 JPH0154798 B2 JP H0154798B2
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- 230000004044 response Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 230000005284 excitation Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 5
- 230000005669 field effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
本発明はメモリ回路に関し、特に絶縁ゲート型
電界効果トランジスタで構成したメモリ回路に関
するものである。
電界効果トランジスタで構成したメモリ回路に関
するものである。
絶縁ゲート型電界効果トランジスタを代表する
MOS型トランジスタを用いたメモリ回路が種々
使用されているが、４個のMOSトランジスタ
（以下MOST）をメモリセルとするメモリ回路が
良く知られている。しかしながらメモリセルが４
個のMOSトランジスタから成るため集積化の際
にセル占有面積が大きくなる欠点がある。
MOS型トランジスタを用いたメモリ回路が種々
使用されているが、４個のMOSトランジスタ
（以下MOST）をメモリセルとするメモリ回路が
良く知られている。しかしながらメモリセルが４
個のMOSトランジスタから成るため集積化の際
にセル占有面積が大きくなる欠点がある。
本発明は集積化に適したメモリ回路を提供する
ものである。
ものである。
以下、本発明を図面を用いて説明する。
第１図は本発明の対象となるメモリ回路の一部
で、２ワード１桁分を示す。メモリセル１は語線
２で励振され、桁線３を通じて記憶情報を入出力
する。メモリセル４は、語線５で励振され、桁線
７を通じて記憶情報を入出力する。第１図に示し
た如く、XDEC８の出力をMOST９，１０のゲ
ートに接続し、XDEC８に入るアドレス入力信号
と異なるアドレス信号Axとその補信号である
でMOST９，１０を制御すれば、１組のXDEC
８で語線２，５の２本を制御できる。また１個の
YDEC１２で１対の桁線３，７を制御できる。即
ち本発明では、原理的に１組のデコーダが、２本
の語線又は２本の桁線を制御することが可能であ
る。したがつて、１対のメモリセル１，４を行と
列をなして配列する際に、XDEC８は２本の語線
２，５に１組、YDEC１２及び増巾器１１は２本
の桁線３，７に１回路ずつで良いことになる。
で、２ワード１桁分を示す。メモリセル１は語線
２で励振され、桁線３を通じて記憶情報を入出力
する。メモリセル４は、語線５で励振され、桁線
７を通じて記憶情報を入出力する。第１図に示し
た如く、XDEC８の出力をMOST９，１０のゲ
ートに接続し、XDEC８に入るアドレス入力信号
と異なるアドレス信号Axとその補信号である
でMOST９，１０を制御すれば、１組のXDEC
８で語線２，５の２本を制御できる。また１個の
YDEC１２で１対の桁線３，７を制御できる。即
ち本発明では、原理的に１組のデコーダが、２本
の語線又は２本の桁線を制御することが可能であ
る。したがつて、１対のメモリセル１，４を行と
列をなして配列する際に、XDEC８は２本の語線
２，５に１組、YDEC１２及び増巾器１１は２本
の桁線３，７に１回路ずつで良いことになる。
第２図は、第１図の部分メモリ装置図を拡張し
て、4096ビツトのメモリ回路図としたものであ
る。第４図には１対の語線２，５より成る32対の
語線すなわち64本の語線を制御する32個のXDEC
８とタイミング信号Ax，、１対の桁線３，７
の64対の桁線すなわち128本の桁線を制御する64
個のYDEC１２，64個の増巾器１１′が含まれて
いる。64個の増巾器１１′には各々、語線励振後
メモリセルに再書込みを完全にするため（特に論
理“１”）の負荷MOSTが１対ずつと語線励振
前、増巾器入力のレベルをバランスさせるための
MOSTとが設けられている。
て、4096ビツトのメモリ回路図としたものであ
る。第４図には１対の語線２，５より成る32対の
語線すなわち64本の語線を制御する32個のXDEC
８とタイミング信号Ax，、１対の桁線３，７
の64対の桁線すなわち128本の桁線を制御する64
個のYDEC１２，64個の増巾器１１′が含まれて
いる。64個の増巾器１１′には各々、語線励振後
メモリセルに再書込みを完全にするため（特に論
理“１”）の負荷MOSTが１対ずつと語線励振
前、増巾器入力のレベルをバランスさせるための
MOSTとが設けられている。
第２図において、タイミング信号Ax、を使
用せずに、XDEC８を語線の数だけ各語線に設け
て接続することも可能であることは勿論であり、
この場合、XDECの数が２倍となる不利は避けら
れない。
用せずに、XDEC８を語線の数だけ各語線に設け
て接続することも可能であることは勿論であり、
この場合、XDECの数が２倍となる不利は避けら
れない。
本発明のメモリ回路においては、書込み信号を
真、補信号で駆動することにより、直接１対の桁
線に真、補レベルを与えることができるので、差
動増巾器の反転及びメモリセルへの書込みが高速
にできる。また桁線読出信号の出力バスへの転送
も真、補信号であるから、雑音に対して強いメモ
リ回路を構成できる。また、第２図より明らかな
如く、4096ビツトのメモリ装置に対し、XDEC32
個、YDEC64個ですむことは、従来のXDEC64
個、YDEC64個の構成に比して、DECを構成す
るトランジスタの数を減少することができる。特
にXDECの数が１／２で良いので、XDECのアドレ ス入力信号駆動回路の負荷が軽くなる特長を有す
る。
真、補信号で駆動することにより、直接１対の桁
線に真、補レベルを与えることができるので、差
動増巾器の反転及びメモリセルへの書込みが高速
にできる。また桁線読出信号の出力バスへの転送
も真、補信号であるから、雑音に対して強いメモ
リ回路を構成できる。また、第２図より明らかな
如く、4096ビツトのメモリ装置に対し、XDEC32
個、YDEC64個ですむことは、従来のXDEC64
個、YDEC64個の構成に比して、DECを構成す
るトランジスタの数を減少することができる。特
にXDECの数が１／２で良いので、XDECのアドレ ス入力信号駆動回路の負荷が軽くなる特長を有す
る。
第１図、第２図、第４図、第５図では、入出力
共通バス方式で示したが、本発明は入出力を分離
し、且つ、桁線と出力バスの間にバツフアー回路
を設けて、桁線キヤパシターと出力バスキヤパシ
ターを分離するものである。第３図は、本発明の
一実施例であり、バツフア回路２０はMOST１
５〜１７より成つている。YDEC１２により、１
対の桁線３，７が選択された場合読出し時は、読
み出し制御信号としてのタイミングREによつて、
MOST１３を通じてMOST１５が活性化し、
MOST１６，１７により桁線信号レベルが、増
巾されて出力バスに転送され出力増巾器１８でさ
らにバツフアーされて出力される。
共通バス方式で示したが、本発明は入出力を分離
し、且つ、桁線と出力バスの間にバツフアー回路
を設けて、桁線キヤパシターと出力バスキヤパシ
ターを分離するものである。第３図は、本発明の
一実施例であり、バツフア回路２０はMOST１
５〜１７より成つている。YDEC１２により、１
対の桁線３，７が選択された場合読出し時は、読
み出し制御信号としてのタイミングREによつて、
MOST１３を通じてMOST１５が活性化し、
MOST１６，１７により桁線信号レベルが、増
巾されて出力バスに転送され出力増巾器１８でさ
らにバツフアーされて出力される。
書込み時は、書き込み制御信号としてのタイミ
ングWEによつてMOST１４を通じて、MOST
１９，２０が導通し真補入力信号が桁線に転送さ
れる。
ングWEによつてMOST１４を通じて、MOST
１９，２０が導通し真補入力信号が桁線に転送さ
れる。
第１図において、増巾器１１は、語線励振後、
桁線３，７の差信号レベルを入力信号として、動
作するが、語線励振後で且つ増巾器１１活性化前
は、桁線３又は７のいずれか一方は、プリチヤー
ジ手段２１によつて与えられた電圧レベルV1の
ままである。即ち語線２が励振された場合は、桁
線７がV1レベルのままであり、語線５が励振さ
れた場合は、桁線３がV1レベルのままである。
したがつてメモリセル情報が論理“１”の際に
は、メモリセルキヤパシターの電圧レベルは、
V1以上でなければならない。そこで第４図の如
く、１対のメモリセル２２（リフアレンスセルと
名付ける）を設ければ、第１図においては、語線
励振後V1レベルのままであつた側の桁線電圧レ
ベルを、V1―△Ｖにすることが可能である。△
Ｖの大きさは、メモリセル情報が論理“０”レベ
ルの際に桁線を変化させる大きさよりも小さくな
るよう、リフアレンスセル２２のキヤパシター
は、メモリセルキヤパシターの容量よりも小さい
容量でなければならないのは、当然である。
桁線３，７の差信号レベルを入力信号として、動
作するが、語線励振後で且つ増巾器１１活性化前
は、桁線３又は７のいずれか一方は、プリチヤー
ジ手段２１によつて与えられた電圧レベルV1の
ままである。即ち語線２が励振された場合は、桁
線７がV1レベルのままであり、語線５が励振さ
れた場合は、桁線３がV1レベルのままである。
したがつてメモリセル情報が論理“１”の際に
は、メモリセルキヤパシターの電圧レベルは、
V1以上でなければならない。そこで第４図の如
く、１対のメモリセル２２（リフアレンスセルと
名付ける）を設ければ、第１図においては、語線
励振後V1レベルのままであつた側の桁線電圧レ
ベルを、V1―△Ｖにすることが可能である。△
Ｖの大きさは、メモリセル情報が論理“０”レベ
ルの際に桁線を変化させる大きさよりも小さくな
るよう、リフアレンスセル２２のキヤパシター
は、メモリセルキヤパシターの容量よりも小さい
容量でなければならないのは、当然である。
第４図において、タイミング信号Ax，を
XDEC８に組み入れることも、可能である。
XDEC８に組み入れることも、可能である。
第５図はその１例を示す。第５図の方式では、
XDECは語線の数だけ必要なので、XDECの数が
増加して不利であるが、論理的には可能である。
タイミングφ0は語線励振のタイミングであり、
リフアレンスセルは、φ0とAx又はのAND論
理で選択される。
XDECは語線の数だけ必要なので、XDECの数が
増加して不利であるが、論理的には可能である。
タイミングφ0は語線励振のタイミングであり、
リフアレンスセルは、φ0とAx又はのAND論
理で選択される。
第１図は本発明の対象となるメモリ部分回路
図、第２図は第１図のメモリ回路を拡張して示し
た回路図、第３図は本発明の一実施例のメモリ部
分回路図、第４図および第５図は本発明の対象と
なる他の例を示すメモリ回路図である。 図において、１，４はメモリセル、２，５は語
線、３，７は桁線、８はXDEC、１１は増巾器、
１２はYDEC、２１はプリチヤージ手段をそれぞ
れ示す。
図、第２図は第１図のメモリ回路を拡張して示し
た回路図、第３図は本発明の一実施例のメモリ部
分回路図、第４図および第５図は本発明の対象と
なる他の例を示すメモリ回路図である。 図において、１，４はメモリセル、２，５は語
線、３，７は桁線、８はXDEC、１１は増巾器、
１２はYDEC、２１はプリチヤージ手段をそれぞ
れ示す。
Claims (1)
- １ 選択されたメモリセルに対して１対の入出力
線を介して記憶情報の読み出し、書き込みを行な
うメモリ回路において、前記入出力線対を複数対
有し、各対の入出力線と共通出力バスとの間に接
続された読み出しバツフア回路と、各対の入出力
線と共通入力バスとの間に接続された書き込み回
路と、各入出力線対毎に各１個ずつ設けられた線
対選択手段と、各入出力線対毎に設けられ該入出
力線対に属する線対選択手段の選択出力と読み出
し制御信号とを受けて該入出力線対に属する読み
出しバツフア回路の付勢信号を発生する第１の手
段と、各入出力線対毎に設けられ該入出力線対に
属する線対選択手段の選択出力と書き込み制御信
号とを受けて該入出力線対の書き込み回路の付勢
信号を発生する第２の手段とを有することを特徴
とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59085463A JPS6074197A (ja) | 1984-04-27 | 1984-04-27 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59085463A JPS6074197A (ja) | 1984-04-27 | 1984-04-27 | メモリ回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5894576A Division JPS52142442A (en) | 1976-05-21 | 1976-05-21 | Memory circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074197A JPS6074197A (ja) | 1985-04-26 |
| JPH0154798B2 true JPH0154798B2 (ja) | 1989-11-21 |
Family
ID=13859577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59085463A Granted JPS6074197A (ja) | 1984-04-27 | 1984-04-27 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074197A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4701644A (en) * | 1986-08-13 | 1987-10-20 | Harris Corporation | Low power sense amplifier |
| JPH01199393A (ja) * | 1988-02-03 | 1989-08-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR940007639B1 (ko) * | 1991-07-23 | 1994-08-22 | 삼성전자 주식회사 | 분할된 입출력 라인을 갖는 데이타 전송회로 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3678473A (en) * | 1970-06-04 | 1972-07-18 | Shell Oil Co | Read-write circuit for capacitive memory arrays |
-
1984
- 1984-04-27 JP JP59085463A patent/JPS6074197A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3678473A (en) * | 1970-06-04 | 1972-07-18 | Shell Oil Co | Read-write circuit for capacitive memory arrays |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6074197A (ja) | 1985-04-26 |
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