JPH07312548A - データの増幅および保持用回路装置 - Google Patents
データの増幅および保持用回路装置Info
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- JPH07312548A JPH07312548A JP5228285A JP22828593A JPH07312548A JP H07312548 A JPH07312548 A JP H07312548A JP 5228285 A JP5228285 A JP 5228285A JP 22828593 A JP22828593 A JP 22828593A JP H07312548 A JPH07312548 A JP H07312548A
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
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- G—PHYSICS
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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Abstract
(57)【要約】
【目的】 異なる供給電圧を有するデータの、低いほう
の供給電圧を有するデータを評価し、高いほうの供給電
圧に増幅しかつ出力する回路装置を提供する。 【構成】 低い電圧を供給され、低い供給電圧を有する
データが供給される第１のフリップフロップ７、８、１
７、１８と、高い電圧を供給される第２のフリップフロ
ップ９、１０、１５、１６とを備え、第１のフリップフ
ロップの出力回路端子を第２のフリップフロップの出力
回路の接地側に接続したＭＯＳトランジスタ１５、１６
のゲート端子と接続し、第１のフリップフロップに時間
的に遅延して第２のフリップフロップを能動化させる手
段３、６、１９を含んでいる。
の供給電圧を有するデータを評価し、高いほうの供給電
圧に増幅しかつ出力する回路装置を提供する。 【構成】 低い電圧を供給され、低い供給電圧を有する
データが供給される第１のフリップフロップ７、８、１
７、１８と、高い電圧を供給される第２のフリップフロ
ップ９、１０、１５、１６とを備え、第１のフリップフ
ロップの出力回路端子を第２のフリップフロップの出力
回路の接地側に接続したＭＯＳトランジスタ１５、１６
のゲート端子と接続し、第１のフリップフロップに時間
的に遅延して第２のフリップフロップを能動化させる手
段３、６、１９を含んでいる。
Description
【０００１】
【産業上の利用分野】本発明は、異なる供給電圧を有す
るデータを増幅しかつ保持するための回路装置に関す
る。
るデータを増幅しかつ保持するための回路装置に関す
る。
【０００２】
【従来の技術】このような回路装置はたいてい双安定マ
ルチバイブレータとして構成されており、たとえばティ
ーツェ（Tietze) ／シェンク(Schenk)著“半導体回路技
術”、第8 版、１９８6 年、第１６６頁以降に記載され
ているように以前から知られている。
ルチバイブレータとして構成されており、たとえばティ
ーツェ（Tietze) ／シェンク(Schenk)著“半導体回路技
術”、第8 版、１９８6 年、第１６６頁以降に記載され
ているように以前から知られている。
【０００３】集積半導体メモリのメモリ密度の増大に伴
ってメモリセルのままます大きいパッキング密度、従っ
てまたトランジスタの縮小が必要とされる。信頼性の理
由から最小のトランジスタの供給電圧は減ぜられなけれ
ばならない。しかしユーザーはさらに５ボルトの供給電
圧で作動させることを望んでいる。従って半導体メモリ
に加えられる供給電圧の減少が必要とされている。こう
してメモリ上に、外部の高い供給電圧により作動する回
路と内部の減ぜられた電圧により作動する回路とが存在
する。
ってメモリセルのままます大きいパッキング密度、従っ
てまたトランジスタの縮小が必要とされる。信頼性の理
由から最小のトランジスタの供給電圧は減ぜられなけれ
ばならない。しかしユーザーはさらに５ボルトの供給電
圧で作動させることを望んでいる。従って半導体メモリ
に加えられる供給電圧の減少が必要とされている。こう
してメモリ上に、外部の高い供給電圧により作動する回
路と内部の減ぜられた電圧により作動する回路とが存在
する。
【０００４】半導体メモリはマトリックス配置のなかに
編成されている。各個のメモリセルはその際ワード線
（ＷＬ）およびビット線対（ＢＬ）を介して応答可能で
ある。このようなメモリセルへのアクセスは、メモリセ
ルに対応付けられているアドレスを半導体メモリに与え
ることにより、また行アドレス制御信号（行アドレスス
トローブ、ＲＡＳ）および列アドレス制御信号（列アド
レスストローブ、ＣＡＳ）を与えることにより行われ
る。通常は信号ＲＡＳによりメモリセルの行またはワー
ドアドレスが選択される。その後に信号ＣＡＳにより列
アドレスが有効に書かれ、またこうしてメモリセルが決
定される。
編成されている。各個のメモリセルはその際ワード線
（ＷＬ）およびビット線対（ＢＬ）を介して応答可能で
ある。このようなメモリセルへのアクセスは、メモリセ
ルに対応付けられているアドレスを半導体メモリに与え
ることにより、また行アドレス制御信号（行アドレスス
トローブ、ＲＡＳ）および列アドレス制御信号（列アド
レスストローブ、ＣＡＳ）を与えることにより行われ
る。通常は信号ＲＡＳによりメモリセルの行またはワー
ドアドレスが選択される。その後に信号ＣＡＳにより列
アドレスが有効に書かれ、またこうしてメモリセルが決
定される。
【０００５】ワード線を介して呼ばれたメモリセルは読
出され、また増幅される。列アドレスを介して選択され
たビット線対は別の導線対に接続される。これらのビッ
ト線対は一般に外部ビット線と呼ばれる。読出し過程を
加速するため信号はこれらの導線上で増幅され、また次
いでデータ出力端に伝達される。チップ面積を減ずるた
めセル領域は最小のトランジスタおよび構造から成って
いる。電圧はセル領域のなかで前記のように減ぜられ
る。従って、データ出力端からのメモリセルからのデー
タ経路上のデータの電圧レベルを相応に適応させること
が必要である。
出され、また増幅される。列アドレスを介して選択され
たビット線対は別の導線対に接続される。これらのビッ
ト線対は一般に外部ビット線と呼ばれる。読出し過程を
加速するため信号はこれらの導線上で増幅され、また次
いでデータ出力端に伝達される。チップ面積を減ずるた
めセル領域は最小のトランジスタおよび構造から成って
いる。電圧はセル領域のなかで前記のように減ぜられ
る。従って、データ出力端からのメモリセルからのデー
タ経路上のデータの電圧レベルを相応に適応させること
が必要である。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的
は、データの増幅および保持のための回路装置であっ
て、低いほうの供給電圧を有するデータを評価し、高い
ほうの供給電圧に増幅しかつ出力する回路装置を提供す
ることである。
は、データの増幅および保持のための回路装置であっ
て、低いほうの供給電圧を有するデータを評価し、高い
ほうの供給電圧に増幅しかつ出力する回路装置を提供す
ることである。
【０００７】
【課題を解決するための手段】上述の目的を達成するた
め、本発明においては、低い電圧を供給され、また低い
供給電圧を有するデータが供給されるＭＯＳ技術で構成
された第１のフリップフロップと、高い電圧を供給さ
れ、また負荷パスが第２のフリップフロップの出力回路
の接地側に接続されている少なくとも各１つの付加のＭ
ＯＳトランジスタを有するＭＯＳ技術で構成された第２
のフリップフロップとを含んでおり、第１のフリップフ
ロップの出力回路端子がそれぞれ第２のフリップフロッ
プの付加のＭＯＳトランジスタのゲート端子と接続され
ており、第１のフリップフロップが能動化され、それに
続いて時間的に遅延して第２のフリップフロプが能動化
されるようにデータの増幅および保持のために駆動され
る第１および第２のフリップフロップを能動化するため
の手段を含んでいる。
め、本発明においては、低い電圧を供給され、また低い
供給電圧を有するデータが供給されるＭＯＳ技術で構成
された第１のフリップフロップと、高い電圧を供給さ
れ、また負荷パスが第２のフリップフロップの出力回路
の接地側に接続されている少なくとも各１つの付加のＭ
ＯＳトランジスタを有するＭＯＳ技術で構成された第２
のフリップフロップとを含んでおり、第１のフリップフ
ロップの出力回路端子がそれぞれ第２のフリップフロッ
プの付加のＭＯＳトランジスタのゲート端子と接続され
ており、第１のフリップフロップが能動化され、それに
続いて時間的に遅延して第２のフリップフロプが能動化
されるようにデータの増幅および保持のために駆動され
る第１および第２のフリップフロップを能動化するため
の手段を含んでいる。
【０００８】本発明は主として、２つのフリップフロッ
プが、全体装置が１つの外側フリップフロップおよび１
つの内側フリップフロップを有するように互いに接続さ
れることにある。その内側フリップフロップは減ぜられ
た作動電圧により作動する。外側フリップフロップは高
い供給電圧、たとえば５ボルトにより作動する。内側フ
リップフロップと外側フリップフロップとの間の接続
は、外側フリップフロップのゲート端子を介してのみ行
われる。このことは、異なる両供給電圧の影響が全く生
じ得ないという利点を有する。
プが、全体装置が１つの外側フリップフロップおよび１
つの内側フリップフロップを有するように互いに接続さ
れることにある。その内側フリップフロップは減ぜられ
た作動電圧により作動する。外側フリップフロップは高
い供給電圧、たとえば５ボルトにより作動する。内側フ
リップフロップと外側フリップフロップとの間の接続
は、外側フリップフロップのゲート端子を介してのみ行
われる。このことは、異なる両供給電圧の影響が全く生
じ得ないという利点を有する。
【０００９】本発明による装置の機能にとって重要なこ
とは、先ず内側フリップフロップが能動化され、それに
続いて外側フリップフロップが能動化されることであ
る。このことはたとえば、１つの能動化信号から遅延要
素により、そのつどのフリップフロップ回路を能動化す
る２つの能動化信号、すなわち遅延した能動化信号およ
び遅延しない能動化信号を発生する簡単な論理回路によ
り行われる。
とは、先ず内側フリップフロップが能動化され、それに
続いて外側フリップフロップが能動化されることであ
る。このことはたとえば、１つの能動化信号から遅延要
素により、そのつどのフリップフロップ回路を能動化す
る２つの能動化信号、すなわち遅延した能動化信号およ
び遅延しない能動化信号を発生する簡単な論理回路によ
り行われる。
【００１０】
【実施例】以下、２つの図面により本発明を一層詳細に
説明する。
説明する。
【００１１】図１において、１は高いほうの供給電圧、
たとえば５ボルトに対する供給電圧端子である。これは
ｐチャネル能動化トランジスタ３の負荷パスを介してそ
れぞれ２つのｐチャネルＦＥＴ９、１０のドレイン端子
と接続されている。能動化トランジスタ３のゲート端子
は一方では端子２と、また他方ではインバータ２８の入
力端と接続されている。ｐチャネルＦＥＴ９のソース端
子はｎチャネルＦＥＴ１５の負荷パスを介して接地点と
接続されている。同じくｐチャネルＦＥＴ１０のソース
端子はｎチャネルＦＥＴ１６の負荷パスを介して接地点
と接続されている。ＦＥＴ９のゲート端子はＦＥＴ１
０、１６の負荷パスの直列回路の節点Ｂと、またＦＥＴ
１０のゲート端子はＦＥＴ９、１５の負荷パスの直列回
路の節点Ａと接続されている。低いほうの供給電圧、た
とえば３，３ボルトを供給可能な入力端子４が示されて
いる。この入力端子４はｐチャネル能動化トランジスタ
６の負荷パスを介して２つのｐチャネルＦＥＴ７、８の
ドレイン端子と接続されている。ＦＥＴ６、７、８のバ
ルク端子は同じく供給電圧端子４と接続されている。Ｆ
ＥＴ６のゲート端子は接続端子５と接続されている。Ｆ
ＥＴ７のソース端子はｎチャネルＦＥＴ１７の負荷パス
を介してｎチャネル能動化ＦＥＴ１９のドレイン端子と
接続されている。同じくＦＥＴ８のソース端子はｎチャ
ネルＦＥＴ１８の負荷パスを介してＦＥＴ１９のドレイ
ン端子と接続されている。ｎチャネル能動化ＦＥＴ１９
のソース端子は接地点と接続されており、またＦＥＴ１
９のゲート端子は接続端子２０と接続されている。ＦＥ
Ｔ８、１８のゲート端子はＦＥＴ７および１７の負荷パ
スの直列回路の節点Ｃと接続されている。同じくＦＥＴ
７および１７のゲート端子はＦＥＴ８および１８の負荷
パスの直列回路の節点Ｄと接続されている。１１ａ、ｂ
および１２ａ、ｂは両外部ビット線であり、これらは外
部ビット線１１ａ、１２ａをフリップフロップから遮断
し得るようにそれぞれｐチャネルＦＥＴ２４、２５の負
荷パスにより中断されている。ＦＥＴ２４、２５のゲー
ト端子はインバータ２８の出力端と接続されている。Ｆ
ＥＴ２４、２５のバルク端子は供給電圧端子４と接続さ
れている。予充電過程の間に外部ビット線１１ｂ、１２
ｂの電位平衡を保証するため、別のｐチャネルＦＥＴ２
６が設けられており、その負荷パスは外部ビット線１１
ｂ、１２ｂの間に接続されている。ＦＥＴ２６のゲート
端子は接続端子２７に通じており、またバルク端子は供
給電圧端子４と接続されている。その際に外部ビット線
１１ｂはＦＥＴ８および１８の負荷パスの直列回路の節
点Ｄと接続されており、また外部ビット線１２ｂはＦＥ
Ｔ７および１７の負荷パスの直列回路の節点Ｃと接続さ
れている。さらにＦＥＴ７、１７の負荷パスの直列回路
の節点ＣはＦＥＴ１５のゲート端子と、またＦＥＴ８、
１８の負荷パスの直列回路の節点ＤはＦＥＴ１６のゲー
ト端子と接続されている。最後に節点Ａは出力端子１３
と、また節点Ｂは出力端子１４と接続されている。両出
力端子１３、１４から高いほうの供給電圧を有するデー
タ信号が取り出され得る。
たとえば５ボルトに対する供給電圧端子である。これは
ｐチャネル能動化トランジスタ３の負荷パスを介してそ
れぞれ２つのｐチャネルＦＥＴ９、１０のドレイン端子
と接続されている。能動化トランジスタ３のゲート端子
は一方では端子２と、また他方ではインバータ２８の入
力端と接続されている。ｐチャネルＦＥＴ９のソース端
子はｎチャネルＦＥＴ１５の負荷パスを介して接地点と
接続されている。同じくｐチャネルＦＥＴ１０のソース
端子はｎチャネルＦＥＴ１６の負荷パスを介して接地点
と接続されている。ＦＥＴ９のゲート端子はＦＥＴ１
０、１６の負荷パスの直列回路の節点Ｂと、またＦＥＴ
１０のゲート端子はＦＥＴ９、１５の負荷パスの直列回
路の節点Ａと接続されている。低いほうの供給電圧、た
とえば３，３ボルトを供給可能な入力端子４が示されて
いる。この入力端子４はｐチャネル能動化トランジスタ
６の負荷パスを介して２つのｐチャネルＦＥＴ７、８の
ドレイン端子と接続されている。ＦＥＴ６、７、８のバ
ルク端子は同じく供給電圧端子４と接続されている。Ｆ
ＥＴ６のゲート端子は接続端子５と接続されている。Ｆ
ＥＴ７のソース端子はｎチャネルＦＥＴ１７の負荷パス
を介してｎチャネル能動化ＦＥＴ１９のドレイン端子と
接続されている。同じくＦＥＴ８のソース端子はｎチャ
ネルＦＥＴ１８の負荷パスを介してＦＥＴ１９のドレイ
ン端子と接続されている。ｎチャネル能動化ＦＥＴ１９
のソース端子は接地点と接続されており、またＦＥＴ１
９のゲート端子は接続端子２０と接続されている。ＦＥ
Ｔ８、１８のゲート端子はＦＥＴ７および１７の負荷パ
スの直列回路の節点Ｃと接続されている。同じくＦＥＴ
７および１７のゲート端子はＦＥＴ８および１８の負荷
パスの直列回路の節点Ｄと接続されている。１１ａ、ｂ
および１２ａ、ｂは両外部ビット線であり、これらは外
部ビット線１１ａ、１２ａをフリップフロップから遮断
し得るようにそれぞれｐチャネルＦＥＴ２４、２５の負
荷パスにより中断されている。ＦＥＴ２４、２５のゲー
ト端子はインバータ２８の出力端と接続されている。Ｆ
ＥＴ２４、２５のバルク端子は供給電圧端子４と接続さ
れている。予充電過程の間に外部ビット線１１ｂ、１２
ｂの電位平衡を保証するため、別のｐチャネルＦＥＴ２
６が設けられており、その負荷パスは外部ビット線１１
ｂ、１２ｂの間に接続されている。ＦＥＴ２６のゲート
端子は接続端子２７に通じており、またバルク端子は供
給電圧端子４と接続されている。その際に外部ビット線
１１ｂはＦＥＴ８および１８の負荷パスの直列回路の節
点Ｄと接続されており、また外部ビット線１２ｂはＦＥ
Ｔ７および１７の負荷パスの直列回路の節点Ｃと接続さ
れている。さらにＦＥＴ７、１７の負荷パスの直列回路
の節点ＣはＦＥＴ１５のゲート端子と、またＦＥＴ８、
１８の負荷パスの直列回路の節点ＤはＦＥＴ１６のゲー
ト端子と接続されている。最後に節点Ａは出力端子１３
と、また節点Ｂは出力端子１４と接続されている。両出
力端子１３、１４から高いほうの供給電圧を有するデー
タ信号が取り出され得る。
【００１２】図２には内側および外側フリップフロップ
の能動化のための駆動回路が示されている。２２は、評
価回路に対する能動化信号を供給され得る接続端子であ
る。この信号は論理装置２１に与えられる。この論理装
置は、たとえばＦＥＴ２４、２５、２６ならびにメモリ
装置の種々の図示されていない制御および評価装置の能
動化および不能動化の役割をする詳細には示されていな
い出力信号を発生する。すなわち論理ユニット２１はな
かんずくｐチャネルＦＥＴ６の能動化のための信号を発
生する。なぜならば、本来のスイッチオン過程は内側フ
リップフロップに対しては能動化ＦＥＴ１９により、ま
た外側フリップフロップに対しては能動化ＦＥＴ３によ
り行われるからである。論理ユニット２１から発生され
た回路装置の能動化のための能動化信号は、図１中に示
されている端子２０と同一の接続端子２０に与えられ
る。さらにこの信号は遅延ユニット２３を介して接続端
子２に導かれる。接続端子２は同じく図１中に示されて
いるものと同一である。最も簡単な場合には遅延ユニッ
ト２３はインバータであってよい。重要なことは、論理
装置２１から発生された信号が反転され、また、内側フ
リップフロップが外側フリップフロップよりも前に能動
化されるように、特定の時間（たとえばゲート伝播時間
で十分である）だけ遅延させられることである。
の能動化のための駆動回路が示されている。２２は、評
価回路に対する能動化信号を供給され得る接続端子であ
る。この信号は論理装置２１に与えられる。この論理装
置は、たとえばＦＥＴ２４、２５、２６ならびにメモリ
装置の種々の図示されていない制御および評価装置の能
動化および不能動化の役割をする詳細には示されていな
い出力信号を発生する。すなわち論理ユニット２１はな
かんずくｐチャネルＦＥＴ６の能動化のための信号を発
生する。なぜならば、本来のスイッチオン過程は内側フ
リップフロップに対しては能動化ＦＥＴ１９により、ま
た外側フリップフロップに対しては能動化ＦＥＴ３によ
り行われるからである。論理ユニット２１から発生され
た回路装置の能動化のための能動化信号は、図１中に示
されている端子２０と同一の接続端子２０に与えられ
る。さらにこの信号は遅延ユニット２３を介して接続端
子２に導かれる。接続端子２は同じく図１中に示されて
いるものと同一である。最も簡単な場合には遅延ユニッ
ト２３はインバータであってよい。重要なことは、論理
装置２１から発生された信号が反転され、また、内側フ
リップフロップが外側フリップフロップよりも前に能動
化されるように、特定の時間（たとえばゲート伝播時間
で十分である）だけ遅延させられることである。
【００１３】メモリセルがＣＡＳにより決定され、また
データ出力端がレリーズされるまで、列アドレスが、入
力端子２２に与えられる信号により読出し過程を制御す
る。この信号から複数の信号、なかんずく接続端子２お
よび２０に与えられる信号が導き出される。
データ出力端がレリーズされるまで、列アドレスが、入
力端子２２に与えられる信号により読出し過程を制御す
る。この信号から複数の信号、なかんずく接続端子２お
よび２０に与えられる信号が導き出される。
【００１４】入力端子２２に与えられている信号の立上
りにより、図示されていない内部ビット線および外部ビ
ット線１１ａ、ｂ、１２ａ、ｂが予充電され、また評価
器がリセットされる。ビット線を予充電するための装置
は図１および図２には詳細に示されておらず、通常の仕
方で構成することができる。接続端子２２に与えられて
いる信号はその立上りにより同じく、接続端子２０およ
び２に立下りを有する信号を生じさせる。これらの信号
は、ＦＥＴ７、８、１７、１８から成る内側フリップフ
ロップおよびＦＥＴ９、１０、１５、１６から成る外側
フリップフロップが不能動化されるようにする。次いで
外部ビット線１１、１２が低い供給電圧に、また外部デ
ータ線１３、１４が高いほうの供給電圧に予充電され
る。アドレス指定されたメモリセルの本来の読出し過程
は外部ビット線１１ａ、ｂ、１２ａ、ｂ上に差信号を生
じさせる。ビット線１１ｂ、１２ｂは次いで外部ビット
線１１ａ、１２ａからＦＥＴ２４、２５を介して遮断さ
れる。
りにより、図示されていない内部ビット線および外部ビ
ット線１１ａ、ｂ、１２ａ、ｂが予充電され、また評価
器がリセットされる。ビット線を予充電するための装置
は図１および図２には詳細に示されておらず、通常の仕
方で構成することができる。接続端子２２に与えられて
いる信号はその立上りにより同じく、接続端子２０およ
び２に立下りを有する信号を生じさせる。これらの信号
は、ＦＥＴ７、８、１７、１８から成る内側フリップフ
ロップおよびＦＥＴ９、１０、１５、１６から成る外側
フリップフロップが不能動化されるようにする。次いで
外部ビット線１１、１２が低い供給電圧に、また外部デ
ータ線１３、１４が高いほうの供給電圧に予充電され
る。アドレス指定されたメモリセルの本来の読出し過程
は外部ビット線１１ａ、ｂ、１２ａ、ｂ上に差信号を生
じさせる。ビット線１１ｂ、１２ｂは次いで外部ビット
線１１ａ、１２ａからＦＥＴ２４、２５を介して遮断さ
れる。
【００１５】いま本来の評価過程が回路装置により入力
端子２２に与えられている信号の立下りにより行われ
る。先ず内側フリップフロップ７、８、１７、１８が能
動化され、ゲート伝播時間だけずらされて外側フリップ
フロップ９、１０、１５、１６が能動化される。別のゲ
ート伝播時間の後に前記のようにＦＥＴ２４、２５が、
それらが外部ビット線１１ａ、１２ａを両フリップフロ
ップから遮断するように駆動される。ずらされたスイッ
チオンにより先ず内側フリップフロップが減ぜられた電
圧により作動してセットされ、次いで高いほうの電圧に
より作動しトランジスタ１５、１６のゲート端子を介し
てのみ駆動される外側フリップフロップが内側フリップ
フロップの信号に相応してセットされる。
端子２２に与えられている信号の立下りにより行われ
る。先ず内側フリップフロップ７、８、１７、１８が能
動化され、ゲート伝播時間だけずらされて外側フリップ
フロップ９、１０、１５、１６が能動化される。別のゲ
ート伝播時間の後に前記のようにＦＥＴ２４、２５が、
それらが外部ビット線１１ａ、１２ａを両フリップフロ
ップから遮断するように駆動される。ずらされたスイッ
チオンにより先ず内側フリップフロップが減ぜられた電
圧により作動してセットされ、次いで高いほうの電圧に
より作動しトランジスタ１５、１６のゲート端子を介し
てのみ駆動される外側フリップフロップが内側フリップ
フロップの信号に相応してセットされる。
【００１６】この互いに組み合わされたフリップフロッ
プの利点は、低いほうの供給電圧により作動する回路と
高いほうの供給電圧により作動する回路との分離であ
る。内側フリップフロップはｎチャネルトランジスタに
より決定され、またソースで低いほうの電圧に接続され
ているｐチャネルトランジスタのウエルは同じくそこに
接続され得る。このことは高いほうの供給電圧の上昇の
際の回路の挙動を顕著に改善する。
プの利点は、低いほうの供給電圧により作動する回路と
高いほうの供給電圧により作動する回路との分離であ
る。内側フリップフロップはｎチャネルトランジスタに
より決定され、またソースで低いほうの電圧に接続され
ているｐチャネルトランジスタのウエルは同じくそこに
接続され得る。このことは高いほうの供給電圧の上昇の
際の回路の挙動を顕著に改善する。
【図１】本発明の実施例の接続図。
【図２】本発明で用いられる駆動回路の実施例の接続
図。
図。
３、６、１９ 能動化トランジスタ ７、８、１７、１８ 第１のフリップフロップ ９、１０、１５、１６ 第２のフリップフロップ ２１ 論理装置 ２３ 遅延要素
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイーター グライス ドイツ連邦共和国 83109 グロースカロ リーネンフエルト ホツホリースシユトラ ーセ ５
Claims (6)
- 【請求項１】 異なる供給電圧を有するデータを増幅し
かつ保持するための回路装置において、 低い電圧を供給され、また低い供給電圧を有するデータ
が供給されるＭＯＳ技術で構成された第１のフリップフ
ロップ（７、８、１７、１８）と、 高い電圧を供給され、また負荷パスが第２のフリップフ
ロップ（９、１０、１５、１６）の出力回路の接地側に
接続されている少なくとも各１つの付加のＭＯＳトラン
ジスタを有するＭＯＳ技術で構成された第２のフリップ
フロップ（９、１０、１５、１６）とを含んでおり、 第１のフリップフロップ（７、８、１７、１８）の出力
回路端子がそれぞれ第２のフリップフロップ（９、１
０）の付加のＭＯＳトランジスタ（１５、１６）のゲー
ト端子と接続されており、 第１のフリップフロップ（７、８、１７、１８）が能動
化され、それに続いて時間的に遅延して第２のフリップ
フロップ（９、１０、１５、１６）が能動化されるよう
にデータの増幅および保持のために駆動される第１およ
び第２のフリップフロップを能動化するための手段
（３、６、１９）を含んでいることを特徴とするデータ
の増幅および保持用回路装置。 - 【請求項２】 第１のフリップフロップが２つのｐチャ
ネルＦＥＴ（７、８）および２つのｎチャネルＦＥＴ
（１７、１８）を有し、 それぞれｐチャネルＦＥＴ（７、８）およびｎチャネル
ＦＥＴ（１７、１８）の負荷パスが低い供給電圧と接地
点との間に接続され、ｎチャネルＦＥＴ（１７、１８）
は接地側に接続されており、 ＦＥＴ（７、８、１７、１８）のゲート端子がそれぞれ
交叉してそれぞれ他の直列回路の節点（Ｃ、Ｄ）と接続
されており、 節点（Ｃ、Ｄ）がそれぞれ入力および出力回路を形成し
ていることを特徴とする請求項１記載の回路装置。 - 【請求項３】 ｐチャネルＦＥＴ（７、８）のバルク端
子が低い供給電圧と接続されていることを特徴とする請
求項２記載の回路装置。 - 【請求項４】 第２のフリップフロップが別の２つのｐ
チャネルＦＥＴおよび別の２つのｎチャネルＦＥＴを有
し、 それぞれ別のｐチャネルＦＥＴ（９、１０）の１つおよ
び別のｎチャネルＦＥＴ（１５、１６）の１つの負荷パ
スが供給電圧と接地点との間に接続され、ｎチャネルＦ
ＥＴ（１５、１６）が接地側に接続されており、 別のｐチャネルＦＥＴ（９、１０）のゲート端子が交叉
してそれぞれ他の直列回路の節点（Ａ、Ｂ）と接続され
ており、 別のｎチャネルＦＥＴ（１５、１６）のゲート端子が第
１のフリップフロップのそのつどの入力または出力回路
と接続されていることを特徴とする請求項１ないし３の
１つに記載の回路装置。 - 【請求項５】 第１および第２のフリップフロップを能
動化するための能動化トランジスタ（３、６、９）が設
けられており、第１のフリップフロップにくらべて第２
のフリップフロップの時間的に遅延した能動化を保証す
る遅延要素（２３）を含んでいる論理装置（２１、２
３）が設けられていることを特徴とする請求項１ないし
４の１つに記載の回路装置。 - 【請求項６】 遅延要素（２３）がインバータ段である
ことを特徴とする請求項５記載の回路装置。
Applications Claiming Priority (2)
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|---|---|---|---|
| EP92114662A EP0584390B1 (de) | 1992-08-27 | 1992-08-27 | Schaltungsanordnung zum Verstärken und Halten von Daten mit verschiedenen Versorgungsspannungen |
| AT92114662.7 | 1992-08-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07312548A true JPH07312548A (ja) | 1995-11-28 |
Family
ID=8209947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5228285A Pending JPH07312548A (ja) | 1992-08-27 | 1993-08-20 | データの増幅および保持用回路装置 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0584390B1 (ja) |
| JP (1) | JPH07312548A (ja) |
| KR (1) | KR100285031B1 (ja) |
| AT (1) | ATE168214T1 (ja) |
| DE (1) | DE59209408D1 (ja) |
| TW (1) | TW228625B (ja) |
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|---|---|---|---|---|
| JP5704790B2 (ja) | 2008-05-07 | 2015-04-22 | キヤノン株式会社 | 薄膜トランジスタ、および、表示装置 |
| WO2016046586A1 (en) * | 2014-09-25 | 2016-03-31 | Draka Comteq Bv | An optical cable with retractable modules and a method for producing said modules |
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|---|---|---|---|---|
| JPS60254485A (ja) * | 1984-05-31 | 1985-12-16 | Nec Corp | スタテイツク型半導体記憶装置 |
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| KR930003001B1 (ko) * | 1990-07-19 | 1993-04-16 | 삼성전자 주식회사 | 저잡음 cmos 드라이버 |
-
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- 1992-08-27 EP EP92114662A patent/EP0584390B1/de not_active Expired - Lifetime
- 1992-08-27 DE DE59209408T patent/DE59209408D1/de not_active Expired - Lifetime
-
1993
- 1993-08-18 TW TW082106659A patent/TW228625B/zh not_active IP Right Cessation
- 1993-08-20 JP JP5228285A patent/JPH07312548A/ja active Pending
- 1993-08-27 KR KR1019930016744A patent/KR100285031B1/ko not_active IP Right Cessation
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|---|---|
| KR940004942A (ko) | 1994-03-16 |
| KR100285031B1 (ko) | 2001-03-15 |
| DE59209408D1 (de) | 1998-08-13 |
| TW228625B (ja) | 1994-08-21 |
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| ATE168214T1 (de) | 1998-07-15 |
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Legal Events
| Date | Code | Title | Description |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031225 |
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| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040426 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20040514 |