JPH11328965A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11328965A JPH11328965A JP10138899A JP13889998A JPH11328965A JP H11328965 A JPH11328965 A JP H11328965A JP 10138899 A JP10138899 A JP 10138899A JP 13889998 A JP13889998 A JP 13889998A JP H11328965 A JPH11328965 A JP H11328965A
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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Abstract
(57)【要約】
【課題】 半導体記憶装置のセンスアンプの負荷からグ
ローバルバスの容量を切り離し、センス時間を短縮す
る。 【解決手段】 半導体記憶装置の入出力バスにおけるロ
ーカルバス０Ｔ，０Ｎ，１Ｔ，１ＮとグローバルバスＧ
との接続部において、ローカルバス０Ｔ，０Ｎ，１Ｔ，
１Ｎからの信号をトランジスタＴＲ１，ＴＲ２，ＴＲ
３，ＴＲ４のゲートに受け、トランジスタＴＲ１，ＴＲ
２，ＴＲ３，ＴＲ４を介してローカルバス０Ｔ，０Ｎ，
１Ｔ，１ＮとグローバルバスＧとを接続する。
ローバルバスの容量を切り離し、センス時間を短縮す
る。 【解決手段】 半導体記憶装置の入出力バスにおけるロ
ーカルバス０Ｔ，０Ｎ，１Ｔ，１ＮとグローバルバスＧ
との接続部において、ローカルバス０Ｔ，０Ｎ，１Ｔ，
１Ｎからの信号をトランジスタＴＲ１，ＴＲ２，ＴＲ
３，ＴＲ４のゲートに受け、トランジスタＴＲ１，ＴＲ
２，ＴＲ３，ＴＲ４を介してローカルバス０Ｔ，０Ｎ，
１Ｔ，１ＮとグローバルバスＧとを接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ容量の大規
模化に伴ってメモリ構成を多バンク化した半導体記憶装
置に関するものである。
模化に伴ってメモリ構成を多バンク化した半導体記憶装
置に関するものである。
【０００２】
【従来の技術】近年、半導体記憶装置は、メモリ容量の
大規模化に伴いメモリ構成を多バンク化している。
大規模化に伴いメモリ構成を多バンク化している。
【０００３】この場合、回路面積の縮小のため、図５に
示すように各バンク０，１・・・ｎ内に形成されるローカ
ルバス０，１・・・ｎと、バンク０，１・・・ｎ間を貫いて形
成されるグローバルバスとに入出力バスを分割する傾向
が強い。
示すように各バンク０，１・・・ｎ内に形成されるローカ
ルバス０，１・・・ｎと、バンク０，１・・・ｎ間を貫いて形
成されるグローバルバスとに入出力バスを分割する傾向
が強い。
【０００４】従来例に係る半導体記憶装置は図４に示す
ように、各バンクＢ０，Ｂ１・・・にメモリセルが備えら
れている。メモリセルは、ワード線ＷＬ００１・・・ＷＬ
０n，ＷＬ１０・・・ＷＬ１nとディジット線Ｄ０，ＤＢ
０、Ｄ１，ＤＢ１・・・との交差点にセルＣ０0，Ｃ０1・・・
Ｃ０n，Ｃ１0，Ｃ１1・・・が備えられており、ディジット
線Ｄ０，ＤＢ０，Ｄ１，ＤＢ１・・・の出力側に、センス
アンプＳＡ0，ＳＡ1及びリード・ライト制御用トランジ
スタＴＲ８，ＴＲ９が備えられている。
ように、各バンクＢ０，Ｂ１・・・にメモリセルが備えら
れている。メモリセルは、ワード線ＷＬ００１・・・ＷＬ
０n，ＷＬ１０・・・ＷＬ１nとディジット線Ｄ０，ＤＢ
０、Ｄ１，ＤＢ１・・・との交差点にセルＣ０0，Ｃ０1・・・
Ｃ０n，Ｃ１0，Ｃ１1・・・が備えられており、ディジット
線Ｄ０，ＤＢ０，Ｄ１，ＤＢ１・・・の出力側に、センス
アンプＳＡ0，ＳＡ1及びリード・ライト制御用トランジ
スタＴＲ８，ＴＲ９が備えられている。
【０００５】さらに、図４に示す従来例に係る半導体記
憶装置においては、ローカルバス０，１とグローバルバ
スの接続部分には、トランスファーゲートＴＲＦ１，Ｔ
ＲＦ２が設けられている。
憶装置においては、ローカルバス０，１とグローバルバ
スの接続部分には、トランスファーゲートＴＲＦ１，Ｔ
ＲＦ２が設けられている。
【０００６】
【発明が解決しようとする課題】しかしながら、図４に
示す従来例に係る半導体記憶装置では、ローカルバス
０，１とグローバルバスの接続は、トランスファーゲー
トＴＲＦ１，ＴＲＦ２により行なわれているため、メモ
リセルのリード時、センスアンプＳＡ0，ＳＡ1に対し
て、グローバルバスの容量が負荷として働くこととな
り、センスアンプＳＡ0，ＳＡ1は、グローバルバスの容
量までもが負荷として駆動しなければならず、センス時
間を短縮するには限界があるという問題がある。
示す従来例に係る半導体記憶装置では、ローカルバス
０，１とグローバルバスの接続は、トランスファーゲー
トＴＲＦ１，ＴＲＦ２により行なわれているため、メモ
リセルのリード時、センスアンプＳＡ0，ＳＡ1に対し
て、グローバルバスの容量が負荷として働くこととな
り、センスアンプＳＡ0，ＳＡ1は、グローバルバスの容
量までもが負荷として駆動しなければならず、センス時
間を短縮するには限界があるという問題がある。
【０００７】本発明の目的は、前記センス時間を短縮す
る半導体記憶装置を提供することにある。
る半導体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体記憶装置は、半導体記憶装置の
入出力バスにおけるローカルバスとグローバルバスとの
接続部にスイッチイング素子を有する半導体記憶装置で
あって、前記スイッチイング素子は、トランジスタから
なり、該トランジスタは、前記ローカルバスからの信号
をゲートで受け、前記ローカルバスと前記グローバルバ
スとを接続するものである。
め、本発明に係る半導体記憶装置は、半導体記憶装置の
入出力バスにおけるローカルバスとグローバルバスとの
接続部にスイッチイング素子を有する半導体記憶装置で
あって、前記スイッチイング素子は、トランジスタから
なり、該トランジスタは、前記ローカルバスからの信号
をゲートで受け、前記ローカルバスと前記グローバルバ
スとを接続するものである。
【０００９】また、前記グローバルバスには、該グロー
バルバスをハイレベルに保持するクランプ素子が設けら
れているものである。
バルバスをハイレベルに保持するクランプ素子が設けら
れているものである。
【００１０】また、前記ローカルバスには、該ローカル
バスをハイレベルに保持するクランプ素子が設けてられ
ているものである。
バスをハイレベルに保持するクランプ素子が設けてられ
ているものである。
【００１１】また、前記グローバルバスは、リードグロ
ーバルバスとライトグローバルバスとに分割されている
ものである。
ーバルバスとライトグローバルバスとに分割されている
ものである。
【００１２】また、前記リードグローバルバスには、該
リードグローバルバスをハイレベルに保持するクランプ
素子が設けられているものである。
リードグローバルバスをハイレベルに保持するクランプ
素子が設けられているものである。
【００１３】また、前記ライトグローバルバスには、ラ
イト時に該ライトグローバルバスライトデータをローカ
ルバスに伝送するスイッチイング素子を有するものであ
る。
イト時に該ライトグローバルバスライトデータをローカ
ルバスに伝送するスイッチイング素子を有するものであ
る。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００１５】（実施形態１）図１は、本発明の実施形態
１に係る半導体記憶装置を示す回路図である。
１に係る半導体記憶装置を示す回路図である。
【００１６】図１に示す本発明の実施形態１に係る半導
体記憶装置は、回路面積の縮小のため、各バンクＢ０，
Ｂ１・・・Ｂｎ内に形成されるローカルバス０Ｔ，０Ｎ，
１Ｔ，１Ｎ・・・と、バンクＢ０，Ｂ１・・・Ｂｎ間を貫いて
形成されるグローバルバスＧとに入出力バスを分割して
いる。
体記憶装置は、回路面積の縮小のため、各バンクＢ０，
Ｂ１・・・Ｂｎ内に形成されるローカルバス０Ｔ，０Ｎ，
１Ｔ，１Ｎ・・・と、バンクＢ０，Ｂ１・・・Ｂｎ間を貫いて
形成されるグローバルバスＧとに入出力バスを分割して
いる。
【００１７】さらに、各バンクＢ０，Ｂ１・・・Ｂｎにメ
モリセルを備えている。メモリセルは、ワード線ＷＬ０
0・・・ＷＬ０n、ＷＬ１0・・・ＷＬ１n・・・とディジット線Ｄ
０，ＤＢ０、Ｄ１，ＤＢ１・・・との交差点にセルＣ０0・・
・Ｃ０n、Ｃ１1・・・Ｃ１n・・・を備えており、ディジット線
Ｄ０，ＤＢ０，Ｄ１，ＤＢ１の出力側に、センスアンプ
ＳＡ0，ＳＡ1及びリード・ライト制御用トランジスタＴ
Ｒ６，ＴＲ７、ＴＲ８，ＴＲ９を備えている。
モリセルを備えている。メモリセルは、ワード線ＷＬ０
0・・・ＷＬ０n、ＷＬ１0・・・ＷＬ１n・・・とディジット線Ｄ
０，ＤＢ０、Ｄ１，ＤＢ１・・・との交差点にセルＣ０0・・
・Ｃ０n、Ｃ１1・・・Ｃ１n・・・を備えており、ディジット線
Ｄ０，ＤＢ０，Ｄ１，ＤＢ１の出力側に、センスアンプ
ＳＡ0，ＳＡ1及びリード・ライト制御用トランジスタＴ
Ｒ６，ＴＲ７、ＴＲ８，ＴＲ９を備えている。
【００１８】セルＣ０0・・・Ｃ０n、Ｃ１1・・・Ｃ１n・・・
は、ワード線ＷＬ０0・・・ＷＬ０n、ＷＬ１0・・・ＷＬ１n・・
・の信号レベルがハイレベルとなると、ディジット線Ｄ
０，Ｄ１・・・またはＤＢ０，ＤＢ１・・・に接続されるよう
になっている。また、センスアンプＳＡ0，ＳＡ1は、デ
ィジット線Ｄ０，Ｄ１・・・またはＤＢ０，ＤＢ１・・・上の
データを増幅するようになっている。
は、ワード線ＷＬ０0・・・ＷＬ０n、ＷＬ１0・・・ＷＬ１n・・
・の信号レベルがハイレベルとなると、ディジット線Ｄ
０，Ｄ１・・・またはＤＢ０，ＤＢ１・・・に接続されるよう
になっている。また、センスアンプＳＡ0，ＳＡ1は、デ
ィジット線Ｄ０，Ｄ１・・・またはＤＢ０，ＤＢ１・・・上の
データを増幅するようになっている。
【００１９】また、トランジスタＴＲ６，ＴＲ７、ＴＲ
８，ＴＲ９は、ソースをディジット線Ｄ０，ＤＢ０，Ｄ
１，ＤＢ１に、ドレインをローカルバス０Ｔ，０Ｎ，・・
・１Ｔ，１Ｎに接続され、信号ＹＳＷ０，ＹＳＷ１・・・を
ゲートに受けるようになっており、リード時（信号ＹＳ
Ｗ０，ＹＳＷ１・・・がハイレベル）に、ディジット線Ｄ
０，ＤＢ０，Ｄ１，ＤＢ１・・・上のデータをローカルバ
ス０Ｔ，０Ｎ，１Ｔ，１Ｎ・・・に伝送するようになって
いる。
８，ＴＲ９は、ソースをディジット線Ｄ０，ＤＢ０，Ｄ
１，ＤＢ１に、ドレインをローカルバス０Ｔ，０Ｎ，・・
・１Ｔ，１Ｎに接続され、信号ＹＳＷ０，ＹＳＷ１・・・を
ゲートに受けるようになっており、リード時（信号ＹＳ
Ｗ０，ＹＳＷ１・・・がハイレベル）に、ディジット線Ｄ
０，ＤＢ０，Ｄ１，ＤＢ１・・・上のデータをローカルバ
ス０Ｔ，０Ｎ，１Ｔ，１Ｎ・・・に伝送するようになって
いる。
【００２０】さらに、ローカルバス０Ｔ，０Ｎ、１Ｔ，
１ＮとグローバルバスＧとの接続部にスイッチング素子
としてのトランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４
を設けている。
１ＮとグローバルバスＧとの接続部にスイッチング素子
としてのトランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４
を設けている。
【００２１】組をなすトランジスタＴＲ１及びＴＲ２
と、トランジスタＴＲ３及びＴＲ４は、それぞれ直列に
接続されており、トランジスタＴＲ２とトランジスタＴ
Ｒ４のソースは接地され、トランジスタＴＲ１とトラン
ジスタＴＲ３のドレインはグローバルバスＧに接続され
ている。
と、トランジスタＴＲ３及びＴＲ４は、それぞれ直列に
接続されており、トランジスタＴＲ２とトランジスタＴ
Ｒ４のソースは接地され、トランジスタＴＲ１とトラン
ジスタＴＲ３のドレインはグローバルバスＧに接続され
ている。
【００２２】トランジスタＴＲ１は、ローカルバス０Ｔ
からの信号をゲートに受け、トランジスタＴＲ２は、信
号ＲＳＷ０をゲートに受けて動作するようになってい
る。
からの信号をゲートに受け、トランジスタＴＲ２は、信
号ＲＳＷ０をゲートに受けて動作するようになってい
る。
【００２３】また、トランジスタＴＲ３は、ローカルバ
ス１Ｔからの信号をゲートに受け、トランジスタＴＲ４
は、信号ＲＳＷ１をゲートに受けて動作するようになっ
ている。
ス１Ｔからの信号をゲートに受け、トランジスタＴＲ４
は、信号ＲＳＷ１をゲートに受けて動作するようになっ
ている。
【００２４】また、グローバルバスＧには、グローバル
バスＧをハイレベルとするクランプ素子としてトランジ
スタＴＲ５が設けられている。また、ローカルバス０
Ｔ，０Ｎ、１Ｔ，１Ｎには、ローカルバス０Ｔ，０Ｎ、
１Ｔ，１Ｎをハイレベルとするクランプ素子としてトラ
ンジスタＴＲ１０，ＴＲ１１、ＴＲ１２，ＴＲ１３がそ
れぞれ設けられている。
バスＧをハイレベルとするクランプ素子としてトランジ
スタＴＲ５が設けられている。また、ローカルバス０
Ｔ，０Ｎ、１Ｔ，１Ｎには、ローカルバス０Ｔ，０Ｎ、
１Ｔ，１Ｎをハイレベルとするクランプ素子としてトラ
ンジスタＴＲ１０，ＴＲ１１、ＴＲ１２，ＴＲ１３がそ
れぞれ設けられている。
【００２５】次に、本発明の実施形態１に係る半導体記
憶装置の動作について、図２のタイミング図を用いて説
明する。図２は、バンクＢ０を例にとって説明するが、
他のバンクについても同様の動作が行なわれる。
憶装置の動作について、図２のタイミング図を用いて説
明する。図２は、バンクＢ０を例にとって説明するが、
他のバンクについても同様の動作が行なわれる。
【００２６】図１において、セルＣ０0・・・Ｃ０nには、
ハイデータが保持されているものとする。
ハイデータが保持されているものとする。
【００２７】図２の期間：バンクＢ０のワード線ＷＬ
０ｎの信号レベルがハイレベルとなると、セルＣ０1・・・
Ｃ０nとディジット線Ｄ０が接続し、セルＣ０1・・・Ｃ０n
のハイデータがディジットＤ０線に出力される。
０ｎの信号レベルがハイレベルとなると、セルＣ０1・・・
Ｃ０nとディジット線Ｄ０が接続し、セルＣ０1・・・Ｃ０n
のハイデータがディジットＤ０線に出力される。
【００２８】図２の期間：センスアンプＳＡ0によ
り、ディジット線Ｄ０，ＤＢ０に現れたデータが増幅さ
れる。
り、ディジット線Ｄ０，ＤＢ０に現れたデータが増幅さ
れる。
【００２９】図２の期間：信号ＹＳＷ０がハイレベル
となると、トランジスタＴＲ６，ＴＲ７がオンし、セン
スアンプＳＡ0で増幅されたセルＣ０1・・・Ｃ０nのデータ
が、ディジット線Ｄ０からローカルバス０Ｔに伝送され
る。
となると、トランジスタＴＲ６，ＴＲ７がオンし、セン
スアンプＳＡ0で増幅されたセルＣ０1・・・Ｃ０nのデータ
が、ディジット線Ｄ０からローカルバス０Ｔに伝送され
る。
【００３０】図２の期間：信号ＲＳＷ０がハイレベル
となり、トランジスタＴＲ２がオンする。このとき、ロ
ーカルバス０Ｔ上のセルＣ０1・・・Ｃ０nのデータは、ハ
イレベルであるため、トランジスタＴＲ１がオンし、グ
ローバルバスＧは、ロウレベルとなる。
となり、トランジスタＴＲ２がオンする。このとき、ロ
ーカルバス０Ｔ上のセルＣ０1・・・Ｃ０nのデータは、ハ
イレベルであるため、トランジスタＴＲ１がオンし、グ
ローバルバスＧは、ロウレベルとなる。
【００３１】仮に、ローカルバス０Ｔ上のセルＣ０1・・・
Ｃ０nのデータがロウレベルならば、トランジスタＴＲ
１はオフし、グローバルバスＧは、トランジスタＴＲ５
によりクランプされているハイレベルを保持する。
Ｃ０nのデータがロウレベルならば、トランジスタＴＲ
１はオフし、グローバルバスＧは、トランジスタＴＲ５
によりクランプされているハイレベルを保持する。
【００３２】このように、トランジスタＴＲ１のゲート
に信号が入力してトランジスタＴＲ１がオンしたとき
に、ローカルバス０Ｔは、グローバルバスＧに接続され
ているため、ローカルバスとグローバルバスとではデー
タの論理は反転する。
に信号が入力してトランジスタＴＲ１がオンしたとき
に、ローカルバス０Ｔは、グローバルバスＧに接続され
ているため、ローカルバスとグローバルバスとではデー
タの論理は反転する。
【００３３】すなわち、ローカルバス０Ｔ上のデータが
ハイレベルならば、グローバルバスＧ上のデータはロウ
レベル、ローカルバス０Ｔ上のデータがロウレベルなら
ば、グローバルバスＧ上のデータはハイレベルとなる。
ハイレベルならば、グローバルバスＧ上のデータはロウ
レベル、ローカルバス０Ｔ上のデータがロウレベルなら
ば、グローバルバスＧ上のデータはハイレベルとなる。
【００３４】以上のように本発明の実施形態１によれ
ば、トランジスタＴＲ１〜ＴＲ４のゲートに信号を受
け、トランジスタＴＲ１〜ＴＲ４が動作した場合、ロー
カルバス０Ｔ，１Ｔは、グローバルバスＧに接続される
ため、リード時、センスアンプＳＡ0，ＳＡ1に対してグ
ローバルバスＧの容量は、負荷から切り離されるため、
センスアンプＡ0，ＳＡ1が駆動する際の容量が軽減する
こととなり、センス時間を短縮することができる。
ば、トランジスタＴＲ１〜ＴＲ４のゲートに信号を受
け、トランジスタＴＲ１〜ＴＲ４が動作した場合、ロー
カルバス０Ｔ，１Ｔは、グローバルバスＧに接続される
ため、リード時、センスアンプＳＡ0，ＳＡ1に対してグ
ローバルバスＧの容量は、負荷から切り離されるため、
センスアンプＡ0，ＳＡ1が駆動する際の容量が軽減する
こととなり、センス時間を短縮することができる。
【００３５】（実施形態２）図３は、本発明の実施形態
２に係る半導体記憶装置を示す回路図である。
２に係る半導体記憶装置を示す回路図である。
【００３６】図３に示す本発明の実施形態２に係る半導
体記憶装置においては、グローバルバスＧは、リードグ
ローバルバスＧ1とライトグローバルバスＧ2とに分割し
ている。
体記憶装置においては、グローバルバスＧは、リードグ
ローバルバスＧ1とライトグローバルバスＧ2とに分割し
ている。
【００３７】さらに、トランジスタＴＲ１，ＴＲ３は、
ローカルバス０Ｔ，１Ｔからの信号をゲートに受けて、
ドレインがリードグローバルバスＧ1に接続されるよう
になっている。また、トランジスタＴＲ２，ＴＲ４は、
信号ＲＳＷ０，ＲＳＷ１をゲートに受け、ソースがＧＮ
Ｄ（接地）に、ドレインがトランジスタＴＲ１，ＴＲ３
のソースに接続されるようになっている。
ローカルバス０Ｔ，１Ｔからの信号をゲートに受けて、
ドレインがリードグローバルバスＧ1に接続されるよう
になっている。また、トランジスタＴＲ２，ＴＲ４は、
信号ＲＳＷ０，ＲＳＷ１をゲートに受け、ソースがＧＮ
Ｄ（接地）に、ドレインがトランジスタＴＲ１，ＴＲ３
のソースに接続されるようになっている。
【００３８】また、トランジスタＴＲ５は、リードグロ
ーバルバスＧ1をハイレベルとするためのクランプ素子
として働くようになっている。また、トランジスタＴＲ
１０，ＴＲ１１，ＴＲ１２，ＴＲ１３は、ローカルバス
０Ｔ，０Ｎ、１Ｔ，１Ｎをハイレベルとするためのクラ
ンプ素子として働くようになっている。
ーバルバスＧ1をハイレベルとするためのクランプ素子
として働くようになっている。また、トランジスタＴＲ
１０，ＴＲ１１，ＴＲ１２，ＴＲ１３は、ローカルバス
０Ｔ，０Ｎ、１Ｔ，１Ｎをハイレベルとするためのクラ
ンプ素子として働くようになっている。
【００３９】セルＣ０0・・・Ｃ０n，Ｃ１1・・・Ｃ１nは、ワ
ード線ＷＬ０0・・・ＷＬ０n，ＷＬ１0・・・ＷＬ１nがハイレ
ベルとなると、ディジット線Ｄ０，ＤＢ０，Ｄ１，ＤＢ
１に接続されるようになっている。
ード線ＷＬ０0・・・ＷＬ０n，ＷＬ１0・・・ＷＬ１nがハイレ
ベルとなると、ディジット線Ｄ０，ＤＢ０，Ｄ１，ＤＢ
１に接続されるようになっている。
【００４０】センスアンプＳＡ0，ＳＡ1は、ディジット
線Ｄ０，ＤＢ０，Ｄ１，ＤＢ１上のデータを増幅するよ
うになっている。
線Ｄ０，ＤＢ０，Ｄ１，ＤＢ１上のデータを増幅するよ
うになっている。
【００４１】トランジスタＴＲ６，ＴＲ７，ＴＲ８，Ｔ
Ｒ９は、信号ＹＳＷ０，ＹＳＷ１をゲートに受け、ソー
スがディジット線Ｄ０，ＤＢ０，Ｄ１，ＤＢ１に、ドレ
インがローカルバス０Ｔ，０Ｎ、１Ｔ，１Ｎに接続され
るようになっており、リード時（信号ＹＳＷ０，ＹＳＷ
１がハイレベル）に、ディジット線Ｄ０，ＤＢ０，Ｄ
１，ＤＢ１上のデータをローカルバス０Ｔ，０Ｎ、１
Ｔ，１Ｎに伝送するようになっている。
Ｒ９は、信号ＹＳＷ０，ＹＳＷ１をゲートに受け、ソー
スがディジット線Ｄ０，ＤＢ０，Ｄ１，ＤＢ１に、ドレ
インがローカルバス０Ｔ，０Ｎ、１Ｔ，１Ｎに接続され
るようになっており、リード時（信号ＹＳＷ０，ＹＳＷ
１がハイレベル）に、ディジット線Ｄ０，ＤＢ０，Ｄ
１，ＤＢ１上のデータをローカルバス０Ｔ，０Ｎ、１
Ｔ，１Ｎに伝送するようになっている。
【００４２】トランジスタＴＲ１４，ＴＲ１５は、信号
ＷＳＷ０をゲートに受け、ソースがライトグローバルバ
スＧ2に、ドレインがローカルバス０Ｔ，１Ｔに接続さ
れ、ライト時（信号ＷＳＷ０がハイレベル）に、ライト
グローバルバスＧ2上のライトデータをローカルバス０
Ｔ，１Ｔに伝送するようになっている。
ＷＳＷ０をゲートに受け、ソースがライトグローバルバ
スＧ2に、ドレインがローカルバス０Ｔ，１Ｔに接続さ
れ、ライト時（信号ＷＳＷ０がハイレベル）に、ライト
グローバルバスＧ2上のライトデータをローカルバス０
Ｔ，１Ｔに伝送するようになっている。
【００４３】次に図３に示す本発明の実施形態２に係る
半導体記憶装置のリード動作について、図２のタイミン
グ図を用いて説明する。図２は、バンクＢ０を例にとっ
て説明するが、他のバンクについても同様の動作が行な
われる。
半導体記憶装置のリード動作について、図２のタイミン
グ図を用いて説明する。図２は、バンクＢ０を例にとっ
て説明するが、他のバンクについても同様の動作が行な
われる。
【００４４】図３に示す実施形態２におけるには、セル
Ｃ０0・・・Ｃ０n，Ｃ１1・・・Ｃ１nには、ハイデータが保持
されているものとする。
Ｃ０0・・・Ｃ０n，Ｃ１1・・・Ｃ１nには、ハイデータが保持
されているものとする。
【００４５】図２の期間：バンクＢ０のワード線ＷＬ
０ｎがハイレベルとなると、セルＣ０0・・・Ｃ０nとディ
ジット線Ｄ０とが接続し、セルＣ０0・・・Ｃ０nのハイデ
ータがディジット線Ｄ０に出力される。
０ｎがハイレベルとなると、セルＣ０0・・・Ｃ０nとディ
ジット線Ｄ０とが接続し、セルＣ０0・・・Ｃ０nのハイデ
ータがディジット線Ｄ０に出力される。
【００４６】図２の期間：センスアンプＳＡ0，ＳＡ1
により、ディジット線Ｄ０に出力されたデータの増幅が
開始される。
により、ディジット線Ｄ０に出力されたデータの増幅が
開始される。
【００４７】図２の期間：信号ＹＳＷ０がハイレベル
となると、トランジスタＴＲ６，ＴＲ７がオンし、セン
スアンプＳＡ0，ＳＡ1により増幅されたセルのデータ
が、ディジット線Ｄ０からローカルバス０Ｔに伝送され
る。
となると、トランジスタＴＲ６，ＴＲ７がオンし、セン
スアンプＳＡ0，ＳＡ1により増幅されたセルのデータ
が、ディジット線Ｄ０からローカルバス０Ｔに伝送され
る。
【００４８】図２の期間：信号ＲＳＷ０がハイレベル
となり、トランジスタＴＲ２がオンする。このとき、ロ
ーカルバス０Ｔ上のセルのデータは、ハイレベルである
ため、トランジスタＴＲ１がオンし、リードグローバル
バスＧ1はロウレベルとなる。
となり、トランジスタＴＲ２がオンする。このとき、ロ
ーカルバス０Ｔ上のセルのデータは、ハイレベルである
ため、トランジスタＴＲ１がオンし、リードグローバル
バスＧ1はロウレベルとなる。
【００４９】仮に、ローカルバス０Ｔ上のセルのデータ
がロウレベルならば、トランジスタＴＲ１はオフし、リ
ードグローバルバスＧ1は、トランジスタＴＲ５により
クランプされているハイレベルを保持する。
がロウレベルならば、トランジスタＴＲ１はオフし、リ
ードグローバルバスＧ1は、トランジスタＴＲ５により
クランプされているハイレベルを保持する。
【００５０】このように、ローカルバス０Ｔは、トラン
ジスタＴＲ１を介してリードグローバルバスＧ1に接続
されるため、ローカルバス０Ｔとリードグローバルバス
Ｇ1とではデータの論理は反転する。
ジスタＴＲ１を介してリードグローバルバスＧ1に接続
されるため、ローカルバス０Ｔとリードグローバルバス
Ｇ1とではデータの論理は反転する。
【００５１】すなわち、ローカルバス０Ｔ上のデータが
ハイレベルならば、リードグローバルバスＧ1上のデー
タはロウレベルに、ローカルバス０Ｔ上のデータがロウ
レベルならば、リードグローバルバスＧ1上のデータは
ハイレベルとなる。
ハイレベルならば、リードグローバルバスＧ1上のデー
タはロウレベルに、ローカルバス０Ｔ上のデータがロウ
レベルならば、リードグローバルバスＧ1上のデータは
ハイレベルとなる。
【００５２】次に、ライト動作について説明する。
【００５３】先ず、ワード線ＷＬ０ｎをハイレベルとす
る。信号ＷＳＷ０をハイレベルとしてトランジスタＴＲ
１４をオンすることにより、ライトグローバルバスＧ2
上のライトデータをローカルバス０Ｔに伝送する。この
とき、ライトグローバルバスＧ2とローカルバス０Ｔと
ではデータの論理は反転しない。
る。信号ＷＳＷ０をハイレベルとしてトランジスタＴＲ
１４をオンすることにより、ライトグローバルバスＧ2
上のライトデータをローカルバス０Ｔに伝送する。この
とき、ライトグローバルバスＧ2とローカルバス０Ｔと
ではデータの論理は反転しない。
【００５４】信号ＹＳＷ０をハイレベルとし、ローカル
バス０Ｔ上のライトデータをディジット線Ｄ０に伝送す
る。このとき、ワード線ＷＬ０ｎはハイレベルであるた
め、ディジット線Ｄ０とセルＣ０nは接続されている。
このため、ディジット線Ｄ０上のライトデータはセルＣ
０nに書き込まれることとなる。
バス０Ｔ上のライトデータをディジット線Ｄ０に伝送す
る。このとき、ワード線ＷＬ０ｎはハイレベルであるた
め、ディジット線Ｄ０とセルＣ０nは接続されている。
このため、ディジット線Ｄ０上のライトデータはセルＣ
０nに書き込まれることとなる。
【００５５】
【発明の効果】以上説明したように本発明によれば、半
導体記憶装置の入出力バスにおけるローカルバスとグロ
ーバルバスの接続部において、ローカルバスからの信号
をトランジスタのゲートに受け、ローカルバスとグロー
バルバスとを接続するため、センスアンプに対してグロ
ーバルバスの容量が負荷として働くことはなく、センス
時間を短縮することができる。
導体記憶装置の入出力バスにおけるローカルバスとグロ
ーバルバスの接続部において、ローカルバスからの信号
をトランジスタのゲートに受け、ローカルバスとグロー
バルバスとを接続するため、センスアンプに対してグロ
ーバルバスの容量が負荷として働くことはなく、センス
時間を短縮することができる。
【図１】本発明の実施形態１に係る半導体記憶装置を示
す回路図である。
す回路図である。
【図２】本発明の実施形態１に係る半導体記憶装置の動
作を説明するタイミング図である。
作を説明するタイミング図である。
【図３】本発明の実施形態２に係る半導体記憶装置を示
す回路図である。
す回路図である。
【図４】従来例に係る半導体記憶装置を示す回路図であ
る。
る。
【図５】半導体記憶装置における回路面積の縮小を図る
構成図である。
構成図である。
【符号の説明】 Ｂ０，Ｂ１・・・Ｂｎ バンク ０Ｔ，０Ｎ，１Ｔ，１Ｎ ローカルバス Ｇ グローバルバス ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４，ＴＲ５ トランジス
タ
タ
Claims (6)
- 【請求項１】 半導体記憶装置の入出力バスにおけるロ
ーカルバスとグローバルバスとの接続部にスイッチイン
グ素子を有する半導体記憶装置であって、 前記スイッチイング素子は、トランジスタからなり、 該トランジスタは、前記ローカルバスからの信号をゲー
トに受け、前記ローカルバスと前記グローバルバスとを
接続するものであることを特徴とする半導体記憶装置。 - 【請求項２】 前記グローバルバスには、該グローバル
バスをハイレベルに保持するクランプ素子が設けられて
いることを特徴とする請求項１に記載の半導体記憶装
置。 - 【請求項３】 前記ローカルバスには、該ローカルバス
をハイレベルに保持するクランプ素子が設けてられてい
ることを特徴とする請求項１叉は２に記載の半導体記憶
装置。 - 【請求項４】 前記グローバルバスは、リードグローバ
ルバスとライトグローバルバスとに分割されていること
を特徴とする請求項１に記載の半導体記憶装置。 - 【請求項５】 前記リードグローバルバスには、該リー
ドグローバルバスをハイレベルに保持するクランプ素子
が設けられていることを特徴とする請求項４に記載の半
導体記憶装置。 - 【請求項６】 前記ライトグローバルバスには、ライト
時に該ライトグローバルバスライトデータをローカルバ
スに伝送するスイッチイング素子を有するものであるこ
とを特徴とする請求項４に記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10138899A JPH11328965A (ja) | 1998-05-20 | 1998-05-20 | 半導体記憶装置 |
| KR1019990018165A KR100316576B1 (ko) | 1998-05-20 | 1999-05-20 | 센스 앰프에 부가된 부하를 감소시켜 감지 시간을 단축시킬 수있는 반도체 장치 |
| US09/315,150 US6021062A (en) | 1998-05-20 | 1999-05-20 | Semiconductor memory device capable of reducing a load imposed upon a sense amplifier to shorten a sensing time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10138899A JPH11328965A (ja) | 1998-05-20 | 1998-05-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11328965A true JPH11328965A (ja) | 1999-11-30 |
Family
ID=15232734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10138899A Pending JPH11328965A (ja) | 1998-05-20 | 1998-05-20 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6021062A (ja) |
| JP (1) | JPH11328965A (ja) |
| KR (1) | KR100316576B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7184347B2 (en) | 2004-07-30 | 2007-02-27 | Samsung Electronics Co., Ltd. | Semiconductor memory devices having separate read and write global data lines |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10139725B4 (de) * | 2001-08-13 | 2006-05-18 | Infineon Technologies Ag | Integrierter dynamischer Speicher sowie Verfahren zum Betrieb eines integrierten dynamischen Speichers |
| US7158432B1 (en) | 2005-09-01 | 2007-01-02 | Freescale Semiconductor, Inc. | Memory with robust data sensing and method for sensing data |
| US8077533B2 (en) * | 2006-01-23 | 2011-12-13 | Freescale Semiconductor, Inc. | Memory and method for sensing data in a memory using complementary sensing scheme |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100228424B1 (ko) * | 1996-06-29 | 1999-11-01 | 김영환 | 반도체 메모리 장치의 엑스 디코더 회로 |
-
1998
- 1998-05-20 JP JP10138899A patent/JPH11328965A/ja active Pending
-
1999
- 1999-05-20 US US09/315,150 patent/US6021062A/en not_active Expired - Lifetime
- 1999-05-20 KR KR1019990018165A patent/KR100316576B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7184347B2 (en) | 2004-07-30 | 2007-02-27 | Samsung Electronics Co., Ltd. | Semiconductor memory devices having separate read and write global data lines |
Also Published As
| Publication number | Publication date |
|---|---|
| US6021062A (en) | 2000-02-01 |
| KR100316576B1 (ko) | 2001-12-20 |
| KR19990088415A (ko) | 1999-12-27 |
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