KR19990088415A - 센스앰프에부가된부하를감소시켜감지시간을단축시킬수있는반도체장치 - Google Patents

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Abstract

본 발명의 반도체 기억 장치는 복수개 뱅크(B1 내지 Bn)와, 뱅크에 배치된 복수개 로컬 버스(L0T 및 L0N 내지 LnT 및 NnT)와, 로컬 버스에 접속된 글로벌 버스 G를 포함한다. 스위칭 소자(TR05 및 TR06 내지 TRn5 및 TRn6)는 로컬 버스와 글로벌 버스와의 사이의 접속부에 배치된다. 상기 스위칭 소자는 트랜지스터를 포함한다. 상기 트랜지스터는 로컬 버스로부터 게이트로 제공되는 신호에 응답한다. 트랜지스터는 로컬 버스와 글로벌 버스를 접속한다.

Description

센스 앰프에 부가된 부하를 감소시켜 감지 시간을 단축시킬 수 있는 반도체 장치{SEMICONDUCTOR DEVICE CAPABLE OF REDUCING A LOAD IMPOSED UPON A SENSE AMPLIFIER TO SHORTEN A SENSING TIME}
본 발명은 메모리 용량을 증가시키기에 적합한 멀티 뱅크 메모리 구성(multibank memory structure)을 갖는 반도체 기억 장치에 관한 것이다.
최근 메모리 용량의 증가에 수반하여, 메모리 구성을 멀티 뱅크화하고 있다.
도 1에 도시된 종래의 반도체 기억 장치는 복수개 뱅크 BO, B1, …, 및 Bn를 포함하는 형태이다. 회로 면적을 감소시키기 위해 입/출력 블럭에 접속된 입/출력 버스는 종종 각각의 뱅크 B0, B1, …, 및 Bn에 배치된 복수개의 로컬 버스 L0, L1, …, 및 Ln와, 로컬 버스 L0, L1, …, 및 Ln에 접속된 글로벌 버스 G로 분할된다.
도 2를 참조하면, 각각의 뱅크 B0 내지 Bn은 복수개의 메모리 셀을 포함한다. 뱅크 B0에서, 메모리 셀 C00, C01, …, 및 C0n은 복수개의 워드선 WL00, WL01, …, 및 WL0n과 디지트 선 쌍 D0 및 DB0와의 접속부에 배치되어 있다. 뱅크 B1에서, 메모리 셀 C10, C11, …, 및 C1n은 복수개의 워드선 WL10, WL11,…, 및 WL1n과 한쌍의 디지트 선 D1 및 DB1와의 사이의 접속부에 배치되어 있다. 뱅크 B0는 디지트 선 D0 및 DB0의 출력측에 접속된 센스 앰프(SA0)와, 한쌍의 판독/기록 제어 트랜지스터 TR01 및 TR02을 더 포함한다. 뱅크 B1은 센스 앰프(SA1)와, 디지트 선 D1 및 DB1의 출력측에 접속된 한쌍의 판독/기록 제어 트랜지스터 TR11 및 TR12를 더 포함한다. 도면에 도시되어 있지는 않지만 나머지 뱅크 각각도 유사한 구조를 갖는다.
종래의 반도체 기억 장치는 로컬 버스 L0, L1, …, 및 Ln과 글로벌 버스 G와의 접속부에 복수개의 전송 게이트 TRF1, TRF2, …, TRFn를 더 포함한다.
종래의 반도체 기억 장치는 로컬 버스 L0, L1, …, 및 Ln과 글로벌 버스 G가 각각 전송 게이트 TRF1, TRF2, …, TRFn을 통하여 접속된다. 이러한 구조에서, 글로벌 버스 G의 용량은 메모리 셀의 판독 동작 동안 각 센스 앰프 SA0, SA1, …, 및 SAn 각각에 부가된 부하에 포함된다. 그리하여, 각 센스 앰프 SA0, SA1, …, 및 SAn가 구동되면, 글로벌 버스 용량을 포함하는 부하가 필연적으로 부가된다. 따라서 감지 시간을 단축시키는 것이 어렵게 된다.
본 발명의 목적은 센스 앰프에 부가된 부하를 감소시켜 감지 시간을 감소시킬 수 있는 수 있는 반도체 기억 장치를 제공하는 데 있다.
본 발명에 따르면 복수개의 뱅크와, 이 뱅크 내에 배치된 복수개의 로컬 버스와, 로컬 버스에 접속된 글로벌 버스와, 각각의 로컬 버스와 글로벌 버스 사이의 접속부에 배치된 스위칭 소자를 포함하는 반도체 기억 장치를 제공한다. 이러한 스위칭 소자는 트랜지스터를 포함한다. 트랜지스터는 로컬 버스로부터 게이트로 제공된 신호에 응답한다. 트랜지스터는 로컬 버스와 글로벌 버스를 접속한다.
상기 글로벌 버스는 상기 글로벌 버스를 고레벨로 유지하기 위한 클램프 소자를 구비한다.
상기 로컬 버스는 상기 로컬 버스를 고레벨로 유지하기 위한 클램프 소자를 구비한다.
상기 글로벌 버스는 판독 글로벌 버스 및 기록 글로벌 버스로 분할된다.
상기 판독 글로벌 버스는 상기 판독 글로벌 버스를 고레벨로 유지하기 위한 클램프 소자를 구비한다.
상기 기록 글로벌 버스는 기록시 상기 기록 글로벌 버스 상의 기록 데이타를 상기 로컬 버스로 전송하기 위한 스위칭 소자를 구비한다.
도 1은 멀티 뱅크 구조로 된 종래의 반도체 기억 장치를 도시하는 도면.
도 2는 도 1의 뱅크를 상세히 도시하는 회로도.
도 3은 본 발명의 제1 실시예에 따른 반도체 기억 장치를 도시하는 회로도.
도 4는 도 3의 반도체 기억 장치의 동작을 설명하기 위한 타이밍도.
도 5는 본 발명의 제2 실시예에 따른 반도체 기억 장치를 도시하는 회로도.
〈도면의 주요부분에 대한 부호의 설명〉
B0, B1, …, Bn 뱅크
L0, L1,…, Ln: 로컬 버스
G: 글로벌 버스
TR1, TR2, TR3, TR4, TR5: 트랜지스터
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
먼저 도 1을 참조하여, 본 발명의 제1 실시예에 따른 반도체 기억 장치는 입/출력 버스에 접속된 복수개의 뱅크 B0, B1, …, 및 Bn을 포함한다. 회로 면적을 감소시키기 위해, 입/출력 버스는 각각의 뱅크 B0, B1, …, 및 Bn에 배치된 복수개 쌍의 로컬 버스 L0T 및 L0N, L1T 및 L1N, …, LnT 및 LnN과, 상기 로컬 버스 L0T 및 L0N, L1T 및 L1N, …, LnT 및 LnN에 접속된 글로벌 버스 G로 분할된다. 각각의 뱅크 B0, B1,…, 및 Bn은 복수개의 메모리 셀을 포함한다. 뱅크 B0에서, 메모리 셀 C00, C01, …, 및 C0n은 복수개의 워드선 WL00, WL01, …, 및 WL0n과 한쌍의 디지트 선 D0 및 DB0와의 사이의 접속부에 배치되어 있다. 뱅크 B1에서, 메모리 셀 C10, C11, …, 및 C1n은 복수개의 워드선 WL10, WL11, …, 및 WL1n과 한쌍의 디지트 선 D1 및 DB1과의 사이의 접속부에 배치되어 있다. 뱅크 B0는 디지트 선 D0 및 DB0의 출력측에 접속된 센스 앰프 SA0와 한쌍의 판독/기록 제어 트랜지스터 TR01 및 TR02를 더 포함한다. 뱅크 B1는 디지트 선 D1 및 DB1의 출력측에 접속된 센스 앰프 SA1와 한쌍의 판독/기록 제어 트랜지스터 TR11 및 TR12를 더 포함한다. 도면에서 도시하지는 않았지만, 나머지 뱅크 각각도 마찬가지의 구조를 갖는다.
뱅크 B0에서, 셀 C00, C01, …, 및 C0n은 워드 선 WL00, WL01, …, 및 WL0n이 고레벨의 신호 레벨을 가질 경우 디지트 선 D0와 DB0에 접속된다. 센스 앰프 SA0는 디지트 선 D0 및 DB0 상에 데이타를 증폭시키도록 동작한다. 뱅크 B1에서, 셀 C10, C11, …, 및 C1n은 워드선 WL10, WL11, …, 및 WL1n이 고레벨의 신호 레벨을 가질 경우 디지트 선 D1 및 DB1에 접속된다. 센스 증폭기 SA1은 디지트 선 D1 및 DB1 상의 데이타를 증폭시키도록 동작한다.
뱅크 B0의 트랜지스터 TR0 및 TR02는 각각 디지트 선 D0 및 DB0에 접속된 소스와, 로컬 버스 L0T 및 L0N에 각각 접속된 드레인과, 신호 YSW0가 제공되는 게이트를 갖는다. 판독시(신호 YSW0가 고레벨을 가질 경우), 디지트 선 D0 및 DB0 상의 데이타는 로컬 버스 L0T 및 L0N에 각각 전송된다. 뱅크 B1의 트랜지스터 TR11 및 TR12는 디지트 선 D1 및 DB1에 각각 접속된 소스와, 로컬 버스 L1T 및 L1N에 각각 접속된 드레인과, 신호 YSW1이 제공되는 게이트를 갖는다. 판독시(신호 YSW1가 고레벨일 경우), 디지트 선 D1 및 DB1 상의 데이타는 로컬 버스 L1T 및 L1N에 각각 전송된다.
반도체 기억 장치는 글로벌 버스 G와 각각의 로컬 버스 L0T 및 L0N, L0T 및 L0N, L1T 및 L1N, …, LnT 및 LnN와의 사이의 접속부에 스위칭 소자로서 배치된 복수개의 트랜지스터 쌍 TR05와 TR06, TR15와 TR16, …, 및 TRn5와 TRn6를 더 포함한다.
트랜지스터 TR05와 TR06는 캐스캐이드 접속된다. 마찬가지로, 트랜지스터 TR15와 TR16은 캐스캐이드 접속된다. 트랜지스터 TR06와 TR16의 소스는 접지 접속된다. 트랜지스터 TR05와 TR15의 드레인은 글로벌 버스 G에 접속된다.
트랜지스터 TR05는 로컬 버스 L0T로부터 게이트에 제공되는 신호에 응답하여 동작한다. 트랜지스터 TR06는 게이트로 제공되는 신호 RSW0에 응답하여 동작된다.
트랜지스터 TR15는 로컬 버스 L1T로부터 게이트에 제공되는 신호에 응답하여 동작한다. 트랜지스터 TR16는 게이트에 제공되는 신호 RSW1에 응답하여 동작한다.
글로벌 버스 G는 고레벨에서 글로벌 버스 G를 유지하기 위한 클램프 소자로서 트랜지스터 TRC에 접속된다. 뱅크 B0의 로컬 버스 L0T와 L0N은 고레벨에서 로컬 버스 L0T와 L0N을 유지하기 위한 클램프 트랜지스터로서 트랜지스터 TR03와 TR04에 각각 접속된다. 뱅크 B1에 있는 로컬 버스 L1T와 L1N은 고레벨에서 로컬 버스 L1T와 L1N을 유지하기 위한 클램프 트랜지스터로서 트랜지스터 TR13와 TR14에 각각 접속된다.
도 3과 도 4를 참조하여, 본 발명의 1 실시예에 따른 반도체 기억 장치의 동작을 설명할 것이다. 다음에서 뱅크 B0를 예를 들어 설명할 것이다. 나머지 블럭 각각에 대해서도 마찬가지의 동작이 수행된다.
여기서, 셀 C00, C01, …, 및 C0n은 고레벨 데이타를 유지하고 있음을 가정한다.
도 4에서의 시간 주기 T1:
뱅크 B0에서의 워드선 WL01 내지 WL0n 각각은 고레벨의 신호 레벨을 갖는다. 셀 C00, C01, …, 및 C0n 각각은 셀 C00, C01, …, 및 C0n에서의 고레벨 데이타가 디지트 선 D0 또는 DB0에 제공되도록 디지트 선 D0 또는 DB0에 접속된다.
도 4에서의 시간 주기 T2:
센스 앰프 SA0는 셀 C00, C01, …, 및 C0n로부터 디지트 선 D0와 DB0로 제공되는 데이타를 증폭한다.
도 4에서의 시간 주기 T3:
신호 YSW0가 고레벨일 때, 트랜지스터 TR01와 TR02는 턴온된다. 셀 C00, C01, …, 및 C0n로부터 디지트 선 D0와 DB0에 제공되고 센스 앰프 SA0에 의해 증폭된 데이타는 디지트 선 D0 및 DB0로부터 로컬 버스 L0T 및 L0N에 각각 전송된다.
도 4에서의 시간 주기 T4;
신호 RSW0는 고레벨로 주어지고 트랜지스터 TR06는 턴온된다. 그리하여 로컬 버스 L0T로 전송된 데이타가 고레벨이기 때문에, 트랜지스터 TR05는 턴온된다. 따라서, 글로벌 버스 G는 저레벨로 주어진다.
뱐대로, 로컬 버스 L0T로 전송되는 데이타가 저레벨인 것으로 가정한다. 이러한 경우, 트랜지스터 TR05는 글로벌 버스 G가 트랜지스터 TRC에 의해 클램핑된 고레벨을 유지하도록 턴오프된다.
그리하여, 트랜지스터 TR05가 그의 게이트로 제공되는 신호에 응답하여 턴온되면, 로컬 버스 LOT는 글로벌 버스 G에 접속된다. 따라서, 로컬 버스와 글로벌 버스의 데이타 로직은 반전된다.
상세히는, 로컬버스 L0T에 있는 데이타가 고레벨인 경우, 글로벌 버스 G의 데이타는 저레벨이다. 로컬 버스 L0T의 데이타가 저레벨이면, 글로벌 버스 G의 데이타는 고레벨이다.
상술한 1 실시예에서, 트랜지스터 TR05와 TR06는 이들의 게이트로 제공되는 신호에 응답하여 동작되고, 로컬 버스 L0T는 글로벌 버스 G에 접속된다. 따라서, 판독시 글로벌 버스 G의 용량은 센스 앰프 SA0에 부가되는 부하로부터 분리된다. 그리하여 센스 앰프 SA0 구동시 용량이 감소되어 감지 시간이 단축될 수 있다.
도 5를 참조하면, 본 발명의 2 실시예에 따른 반도체 기억 장치는 글로벌 버스 G가 판독 글로벌 버스 G1과 기록 글로벌 버스 G2로 분할되는 것을 제외하고는 제1 실시예의 구조와 유사하다. 또한, 트랜지스터 TR07은 기록 글로벌 버스 G2에 접속된다.
뱅크 B0의 트랜지스터 TR05는 로컬 버스 L0T로부터의 신호를 게이트에서 수신하고, 드레인은 판독 글로벌 버스 G1에 접속된다. 트랜지스터 TR06은 게이트에서 신호 RSW0를 수신하며, 소스가 접지 접속되고 드레인이 트랜지스터 TR05의 소스에 접속되어 있다.
트랜지스터 TRC는 고레벨에서 판독 글로벌 버스 G1을 유지하기 위한 클램프 소자로서 동작한다. 트랜지스터 TR03와 TR04는 고레벨에서 로컬 버스 L0T와 L0N을 각각 유지하기 위한 클램프 소자로서 동작한다.
워드선 WL00, WL01, …, 및 WL0n이 고레벨이면, 셀 C00, C01, …, 및 C0n은 디지트 선 D0 및 DB0에 접속된다.
센스 앰프 SA0는 디지트 선 D0 및 DB0의 데이타를 증폭한다.
트랜지스터 TR01 및 TR02는 신호 YSW0로 제공되는 게이트와, 디지트 선 D0 및 DB0에 접속되는 소스와, 로컬 버스 L0T와 L0N에 각각 접속되는 드레인을 갖는다. 판독시(신호 YSW0가 고레벨일 때), 디지트 선 D0및 DB0의 데이타는 로컬 버스 L0T와 L0N 각각에 전송된다.
트랜지스터 TR07은 신호 WSW0이 제공되는 게이트와, 기록 글로벌 버스 G2에 접속된 소스와, 로컬 버스 L0T에 접속된 드레인을 갖는다. 기록시(신호 WSW0가 고레벨일 때), 기록 글로벌 버스 G2 상의 기록 데이타는 로컬 버스 L0T로 전송된다.
다음 도 4의 타이밍도를 참조하면, 본 발명의 제2 실시예에 따른 반도체 기억 장치의 동작을 판독 동작과 연관하여 기술하기로 한다. 다음에서는 뱅크 B0를 예를 들어 설명하기로 한다. 나머지 뱅크 각각에 대해서도 마찬가지의 동작이 실행된다.
셀 C00, C01, …, 및 C0n은 고레벨의 데이타를 유지하고 있는 것으로 가정한다.
도 4의 시간 주기 T1:
뱅크 B0에서의 각 워드선 WL01 내지 WL0n은 고레벨의 신호 레벨을 갖는다. 각 셀 C00, C01, …, 및 C0n은 C00, C01, …, 및 C0n 각각의 고레벨 데이타가 디지트 선 D0 또는 DB0에 제공되도록 디지트 선 D0 또는 DB0에 접속된다.
도 4의 시간 주기 T2:
센스 앰프 SA0는 C00, C01, …, 및 C0n 셀로부터 디지트 선 D0 및 DB0에 제공되는 데이타를 증폭한다.
도 4의 시간 주기 T3:
신호 YSW0가 고레벨일 때, 트랜지스터 TR01 및 TR02는 턴온된다. 셀 C00, C01, …, 및 C0n로부터 디지트 선 D0 및 DB0로 제공되고 센스 앰프 SA0에 의해 증폭된 데이타는 디지트 선 D0로부터 로컬 버스 L0T로 전송된다.
도 4의 시간 주기 T4:
신호 RSW0가 고레벨이면 트랜지스터 TR06는 턴온된다. 그리하여 데이타가 고레벨을 갖는 로컬 버스 L0T로 전송되기 때문에, 트랜지스터 TR05는 턴온된다. 따라서, 판독 글로벌 버스 G1은 저레벨로 주어진다.
반대로, 로컬 버스 L0T로 전송되는 데이타가 저레벨을 갖는 것으로 가정한다. 이 경우, 트랜지스터 TR05는 판독 글로벌 버스 G1이 트랜지스터 TRC에 의해 클램핑된 고레벨을 유지하도록 턴 오프된다.
그리하여, 로컬 버스 L0T가 트랜지스터 TR05를 통하여 판독 글로벌 버스에 접속되기 때문에, 로컬 버스 및 판독 글로벌 버스 G1의 데이타 로직은 반전된다.
상세히는, 로컬 버스 L0T 상의 데이타가 고레벨일 때, 판독 글로벌 버스 G1의 데이타는 저레벨이다. 로컬 버스 L0T 상의 데이타가 저레벨 일때, 판독 글로벌 버스 G1의 데이타는 고레벨이다.
이제 기록 동작에 대해 기술하기로 한다.
각 워드선 WL01 내지 WL0n은 고레벨인 신호 레벨을 갖는다. 신호 WSW0는 고레벨로 주어져 트랜지스터 TR07을 턴온시키게 되므로써 기록 글로벌 버스 G2의 기록 데이타가 로컬 버스 L0T로 전송된다. 이 때, 기록 글로벌 버스 G2와 로컬 버스 L0T의 데이타 로직은 반전되지 않는다.
신호 YSW0는 고레벨로 주어지고 로컬 버스 L0T 및 L0N 상의 기록 데이타는 디지트 선 D0 및 DB0에 전송된다. 워드선 WL00 내지는 WL0n이 고레벨이기 때문에, 디지트 선 D0 및 DB0와 셀 C00 내지 C0n이 접속된다. 따라서, 디지트 선 D0 및 DB0의 기록 데이타는 셀 C00 내지 C0n에 기록된다.
이상에서 설명한 바와 같이 본 발명에 따르면, 로컬 버스로부터의 신호가 트랜지스터의 게이트로 제공되고, 로컬 버스와 글로벌 버스는 로컬 버스와 글로벌 버스와의 사이의 접속부에 접속된다. 그리하여, 본 발명에 따르면 글로벌 버스의 용량은 센스 앰프에 부가되는 부하로서 작동하지 않으므로써 감지 시간이 단축될 수 있다.

Claims (7)

  1. 복수개의 뱅크와, 상기 뱅크에 배치되어 있는 복수개의 로컬 버스와, 상기 로컬 버스들에 접속된 글로벌 버스와, 상기 각각의 로컬 버스와 상기 글로벌 버스 사이의 접속부에 배치된 스위칭 소자를 포함하는 반도체 기억 장치에 있어서,
    상기 스위칭 소자는 트랜지스터를 포함하고,
    상기 트랜지스터는 상기 로컬 버스로부터 그의 게이트로 제공되는 신호에 응답하며, 상기 로컬 버스와 상기 글로벌 버스를 접속하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 글로벌 버스는 상기 글로벌 버스를 고레벨로 유지하기 위한 클램프 소자(clamp element)를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 상기 글로벌 버스는 상기 글로벌 버스를 고레벨로 유지하기 위한 클램프 소자를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서, 상기 로컬 버스는 상기 로컬 버스를 고레벨로 유지하기 위한 클램프 소자를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서, 상기 글로벌 버스는 판독 글로벌 버스 및 기록 글로벌 버스로 나뉘어지는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서, 상기 판독 글로벌 버스는 상기 판독 글로벌 버스를 고레벨로 유지하기 위한 클램프 소자를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제5항에 있어서, 상기 기록 글로벌 버스는 기록시에, 상기 기록 글로벌 버스 상의 기록 데이타를 상기 로컬 버스로 전송하기 위한 스위칭 소자를 구비하는 것을 특징으로 하는 반도체 기억 장치.
KR1019990018165A 1998-05-20 1999-05-20 센스 앰프에 부가된 부하를 감소시켜 감지 시간을 단축시킬 수있는 반도체 장치 KR100316576B1 (ko)

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