JPH0474382A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0474382A JPH0474382A JP2188381A JP18838190A JPH0474382A JP H0474382 A JPH0474382 A JP H0474382A JP 2188381 A JP2188381 A JP 2188381A JP 18838190 A JP18838190 A JP 18838190A JP H0474382 A JPH0474382 A JP H0474382A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1069—I/O lines read out arrangements
-
- G—PHYSICS
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- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体記憶装置のデータバスに読み出された信号を増幅
する増幅器に関し、 電源電圧が変動した場合にもデータバスに読み出された
信号を確実にかつ動作速度を低下させることなく増幅す
ることを目的とし、 記憶セルからデータバスに読み出されたデータを入力信
号としてカレントミラー回路で増幅して出力するととも
にデータバスには入力信号の振幅を制限する振幅制限回
路を接続した半導体記憶装置であって、前記データバス
には振幅中心電圧の異なる複数の振幅制限回路を接続し
、各振幅制限回路には電源電圧に応じて最適な振幅制限
回路を選択して動作させる選択回路を接続して構成する
。
する増幅器に関し、 電源電圧が変動した場合にもデータバスに読み出された
信号を確実にかつ動作速度を低下させることなく増幅す
ることを目的とし、 記憶セルからデータバスに読み出されたデータを入力信
号としてカレントミラー回路で増幅して出力するととも
にデータバスには入力信号の振幅を制限する振幅制限回
路を接続した半導体記憶装置であって、前記データバス
には振幅中心電圧の異なる複数の振幅制限回路を接続し
、各振幅制限回路には電源電圧に応じて最適な振幅制限
回路を選択して動作させる選択回路を接続して構成する
。
この発明は半導体記憶装置のデータバスに読み出された
信号を増幅する増幅器に関するものである。
信号を増幅する増幅器に関するものである。
近年の半導体記憶装置では高速化を図るためにデータバ
スに読み出されたデータがカレントミラー回路で構成さ
れる増幅器で増幅されて後段に出力される。
スに読み出されたデータがカレントミラー回路で構成さ
れる増幅器で増幅されて後段に出力される。
第５図に示すように、ＤＲＡＭのメモリセル１１は多数
の記憶セルで構成され、そのメモリセル１１にはセンス
アンプ及び入出力ゲート１２、コラムデコーダ１３及び
ロウデコーダ１４が接続され、コラムデコーダ１３及び
ロウデコーダ１４にはアドレスバッファ１５が接続され
ている。そして、制御回路（図示しない）から出力され
るアドレス選択信号がアドレスバッファ１５を介してコ
ラムデコーダ１３及びロウデコーダ１４に出力され、そ
のアドレス選択信号に基づいてメモリセル１１内の所定
の記憶セルが選択される。
の記憶セルで構成され、そのメモリセル１１にはセンス
アンプ及び入出力ゲート１２、コラムデコーダ１３及び
ロウデコーダ１４が接続され、コラムデコーダ１３及び
ロウデコーダ１４にはアドレスバッファ１５が接続され
ている。そして、制御回路（図示しない）から出力され
るアドレス選択信号がアドレスバッファ１５を介してコ
ラムデコーダ１３及びロウデコーダ１４に出力され、そ
のアドレス選択信号に基づいてメモリセル１１内の所定
の記憶セルが選択される。
センスアンプ及び入出力ゲート１２にはデータバスＤＢ
、ＤＢが接続され、そのデータバスＤＢ。
、ＤＢが接続され、そのデータバスＤＢ。
１１ｎには後記カレントミラー回路２を介して出力バッ
ファ１６が接続されている。そして、読出し動作時には
コラムデコーダ１３及びロウデコーダ１４の動作により
選択された記憶セルのセル情報がセンスアンプ及び入出
力ゲート１２からデータバスＤＢ、ＤＢ及びカレントミ
ラー回路２を介して出力バッファ１６に出力され、その
出力バッファ１６から出力データＤｏｕｔとして出力さ
れる。
ファ１６が接続されている。そして、読出し動作時には
コラムデコーダ１３及びロウデコーダ１４の動作により
選択された記憶セルのセル情報がセンスアンプ及び入出
力ゲート１２からデータバスＤＢ、ＤＢ及びカレントミ
ラー回路２を介して出力バッファ１６に出力され、その
出力バッファ１６から出力データＤｏｕｔとして出力さ
れる。
データバスＤＢ、ｒ５′Ｔ３には入力バッファ１７を介
して入力データＤｉｎが入力されている。そして、書き
込み動作時には入力バッファ１７からデータバスＤＢ、
ＤＢを介してセンスアンプ及び入出力ゲート１２に入力
されたデータがアドレス選択信号に基づいて選択された
記憶セルに格納される。
して入力データＤｉｎが入力されている。そして、書き
込み動作時には入力バッファ１７からデータバスＤＢ、
ＤＢを介してセンスアンプ及び入出力ゲート１２に入力
されたデータがアドレス選択信号に基づいて選択された
記憶セルに格納される。
なお、前記各回路はクロック信号に基づいて動作タイミ
ングがそれぞれ制御されている。
ングがそれぞれ制御されている。
次に、上記のようなりＲＡＭにおいてメモリセル１１に
格納されているデータを読み出す場合の動作を説明する
と、第６図に示すように記憶セルｌに格納されているデ
ータはワード線ＷＬＩ及びコラム選択信号ΦＡがＨレベ
ルとなるとセンスアンプＳＡ及びビット線ＢＬ、ＢＬを
介してデータバスＤＢ、！ｎに読み出され、そのデータ
がカレントミラー回路２に入力信号ＩＮ、ＩＮとして入
力される。カレントミラー回路２は活性化信号ΦＢが入
力されている状態においては入力信号ＩＮ。
格納されているデータを読み出す場合の動作を説明する
と、第６図に示すように記憶セルｌに格納されているデ
ータはワード線ＷＬＩ及びコラム選択信号ΦＡがＨレベ
ルとなるとセンスアンプＳＡ及びビット線ＢＬ、ＢＬを
介してデータバスＤＢ、！ｎに読み出され、そのデータ
がカレントミラー回路２に入力信号ＩＮ、ＩＮとして入
力される。カレントミラー回路２は活性化信号ΦＢが入
力されている状態においては入力信号ＩＮ。
「Ｒを増幅して出力信号ＯＵＴ、σπ了を出力する。
データバスＤＢ、ＤＢと電源Ｖｃｃとの間には振幅制限
回路３としてＮｃｈＭＯ８）ランジスタＴ ｒｌ。
回路３としてＮｃｈＭＯ８）ランジスタＴ ｒｌ。
Ｔｒ２がそれぞれ接続され、各トランジスタＴ ｒｌ。
Ｔｒ２のゲートはそれぞれ電源Ｖｃｃに接続されて両ト
ランジスタＴ ｒｌ、 Ｔ ｒ２は常にオン状態にある
。
ランジスタＴ ｒｌ、 Ｔ ｒ２は常にオン状態にある
。
このような構成のＤＲＡＭの動作を説明すると、データ
バスＤＢ、ＤＢに相補信号データが読み出されていない
状態ではオン状態にあるトランジスタＴ ｒｌ、 Ｔ
ｒ２によりデータバスＤＢ、 σ１の電位すなわち入力
信号ＩＮ、ＩＮは電源Ｖｃｃから各トランジスタＴ ｒ
ｌ、 Ｔ ｒ２のしきい値電圧Ｖ ｔｈＮ分だけ下がっ
た電位、すなわちＶｃｃ−ＶｔｈＮに維持され、例えば
電源電圧Ｖｃｃを５Ｖ、ＶｔｈＮをＩＶ程度とすると、
入力信号ＩＮ、ＩＮは約４ｖに維持される。
バスＤＢ、ＤＢに相補信号データが読み出されていない
状態ではオン状態にあるトランジスタＴ ｒｌ、 Ｔ
ｒ２によりデータバスＤＢ、 σ１の電位すなわち入力
信号ＩＮ、ＩＮは電源Ｖｃｃから各トランジスタＴ ｒ
ｌ、 Ｔ ｒ２のしきい値電圧Ｖ ｔｈＮ分だけ下がっ
た電位、すなわちＶｃｃ−ＶｔｈＮに維持され、例えば
電源電圧Ｖｃｃを５Ｖ、ＶｔｈＮをＩＶ程度とすると、
入力信号ＩＮ、ＩＮは約４ｖに維持される。
この状態から例えばワード線ＷＬ１及びコラム選択信号
ΦＡがＨレベルとなるとビット線ＢＬ。
ΦＡがＨレベルとなるとビット線ＢＬ。
ＢＬに読み出された記憶セルｌのデータがセンスアンプ
ＳＡを介してデータバスＤＢ、Ｉｎに読み出されてＬレ
ベル側の入力信号「Ｎの電位が僅かに下がり、この入力
信号ＩＮ、ＩＮがカレントミラー回路２に入力される。
ＳＡを介してデータバスＤＢ、Ｉｎに読み出されてＬレ
ベル側の入力信号「Ｎの電位が僅かに下がり、この入力
信号ＩＮ、ＩＮがカレントミラー回路２に入力される。
この状態からカレントミラー回路２に活性化信号ΦＢが
入力されてカレントミラー回路２が活性化されると、同
カレントミラー回路２は入力信号ＩＮ、ｎ’ｓに基づい
て出力信号ＯＵＴを電源Ｖｃｃ近傍まで引き上げ、同Ｏ
ＵＴを０■近傍まで引き下げることにより増幅動作を行
うようになっている。
入力されてカレントミラー回路２が活性化されると、同
カレントミラー回路２は入力信号ＩＮ、ｎ’ｓに基づい
て出力信号ＯＵＴを電源Ｖｃｃ近傍まで引き上げ、同Ｏ
ＵＴを０■近傍まで引き下げることにより増幅動作を行
うようになっている。
上記のようなカレントミラー回路２は、−船釣に入力電
圧ＩＮ、ＩＮの振幅中心が同カレントミラー回路２に供
給される電源電圧Ｖｃｃの１／２付近であるとき最も動
作速度が速く、また最も利得が高くなる。
圧ＩＮ、ＩＮの振幅中心が同カレントミラー回路２に供
給される電源電圧Ｖｃｃの１／２付近であるとき最も動
作速度が速く、また最も利得が高くなる。
ところが、上記のような構成では入力信号ＩＮ。
ｒｉハＶ ｃｃ −Ｖ ｔｈＮ 近傍、すなわちＮ 原
電圧Ｖ ｃｃの５ｖに対し４ｖ付近で入力されて１／２
Ｖｃｃよりかなり高くなるため、動作速度も遅く利得も
小さくなる。また、入力電圧ＩＮ、ＩＮが電源電圧Ｖｃ
ｃ付近に維持されているため、電源Ｖｃｃに過大な負荷
がかかって電源電圧Ｖｃｃが一時的に入力電圧より低下
した場合に、入力電圧ＩＮ、ＩＮが電源電圧Ｖｃｃより
一時的に高くなって動作速度が低下する原因となる。さ
らに、製造工程でのバラツキによりトランジスタＴ ｒ
ｌ、 Ｔ ｒ２のＶｔｈＮが小さくなると、このような
電源電圧Ｖｃｃの変動による影響はさらに大きくなる。
電圧Ｖ ｃｃの５ｖに対し４ｖ付近で入力されて１／２
Ｖｃｃよりかなり高くなるため、動作速度も遅く利得も
小さくなる。また、入力電圧ＩＮ、ＩＮが電源電圧Ｖｃ
ｃ付近に維持されているため、電源Ｖｃｃに過大な負荷
がかかって電源電圧Ｖｃｃが一時的に入力電圧より低下
した場合に、入力電圧ＩＮ、ＩＮが電源電圧Ｖｃｃより
一時的に高くなって動作速度が低下する原因となる。さ
らに、製造工程でのバラツキによりトランジスタＴ ｒ
ｌ、 Ｔ ｒ２のＶｔｈＮが小さくなると、このような
電源電圧Ｖｃｃの変動による影響はさらに大きくなる。
このため、第７図に示すようにデータバスＤＢ。
■と電源Ｖｃｃとの間に振幅制限回路４として二段ずつ
のＮｃｈＭＯＳトランジスタＴ ｒ３． Ｔ ｒ４及び
同Ｔ ｒ５． Ｔ ｒ６を接続して電源Ｖｃｃと入力信
号ＩＮ。
のＮｃｈＭＯＳトランジスタＴ ｒ３． Ｔ ｒ４及び
同Ｔ ｒ５． Ｔ ｒ６を接続して電源Ｖｃｃと入力信
号ＩＮ。
「にの振幅中心の差を大きくするようにすると、製造工
程でのバラツキにより各トランジスタｖｔｈＮが大きく
なると、電源電圧Ｖｃｃが低くなった場合にデータバス
ＤＢ、ＤＢの振幅中心が低くなりすぎてカレントミラー
回路３が動作しなくなるという問題点があった。
程でのバラツキにより各トランジスタｖｔｈＮが大きく
なると、電源電圧Ｖｃｃが低くなった場合にデータバス
ＤＢ、ＤＢの振幅中心が低くなりすぎてカレントミラー
回路３が動作しなくなるという問題点があった。
この発明の目的は、電源電圧が変動した場合にもデータ
バスに読み出された信号をカレントミラー回路で確実に
かつ動作速度を低下させることなく増幅可能とする半導
体記憶装置を提供するにある。
バスに読み出された信号をカレントミラー回路で確実に
かつ動作速度を低下させることなく増幅可能とする半導
体記憶装置を提供するにある。
第１図は本発明の原理説明図である。すなわち、記憶セ
ルからデータバスＤＢ、ＤＢに読み出されたデータを入
力信号ＩＮ、ＩＮとしてカレントミラー回路２で増幅し
て出力するとともにデータバスには入力信号の振幅を制
限する振幅制限回路を接続した半導体記憶装置で、前記
データバスＤＢ。
ルからデータバスＤＢ、ＤＢに読み出されたデータを入
力信号ＩＮ、ＩＮとしてカレントミラー回路２で増幅し
て出力するとともにデータバスには入力信号の振幅を制
限する振幅制限回路を接続した半導体記憶装置で、前記
データバスＤＢ。
ＤＢには振幅中心電圧の異なる複数の振幅制限回路５，
６を接続し、各振幅制限回路５，６には電源電圧Ｖｃｃ
に応じて最適な振幅制限回路を選択して動作させる選択
回路７を接続している。
６を接続し、各振幅制限回路５，６には電源電圧Ｖｃｃ
に応じて最適な振幅制限回路を選択して動作させる選択
回路７を接続している。
電源電圧Ｖｃｃが変動すると選択回路７の出力信号によ
り動作する振幅制限回路が切り換えられる。
り動作する振幅制限回路が切り換えられる。
以下、この発明を具体化した第一の実施例を第２図及び
第３図に従って説明する。なお、前記従来例と同一構成
部分は同一番号を付してその説明を省略する。
第３図に従って説明する。なお、前記従来例と同一構成
部分は同一番号を付してその説明を省略する。
第２図において、データバスＤＢ、ＤＢは前記従来例と
同様なりＲＡＭのデータバスであり、同様な動作により
選択された記憶セルからデータが入力信号ＩＮ、ＩＮと
して読み出される。
同様なりＲＡＭのデータバスであり、同様な動作により
選択された記憶セルからデータが入力信号ＩＮ、ＩＮと
して読み出される。
各データバスＤＢ、丁■と電源Ｖｃｃとの間にはそれぞ
れ一段のＮｃｈＭＯＳトランジスタＴｒ７． Ｔｒ８が
接続された第一の振幅制限回路５と、それぞれ二段のＮ
ｃｈＭＯ８）ランジスタＴ ｒ９． Ｔ ｒｌＯ及び同
Ｔｒｌｌ 、 Ｔｒ１２が直列に接続された第二の振
幅制限回路６とが設けられている。そして、第一の振幅
制限回路５の各トランジスタＴｒ７．Ｔｒ８のゲートに
は後記電源電圧検出回路７ａからゲート信号が入力され
、第二の振幅制限回路６のトランジスタＴｒ９． Ｔｒ
ｌｌのゲートには電源電圧検出回路７ａからインバータ
８ａを介してゲート信号が入力されている。また、第二
の振幅制限回路６のトランジスタＴｒｌＯ、Ｔｒ１２の
ゲートはそのドレインに接続されている。
れ一段のＮｃｈＭＯＳトランジスタＴｒ７． Ｔｒ８が
接続された第一の振幅制限回路５と、それぞれ二段のＮ
ｃｈＭＯ８）ランジスタＴ ｒ９． Ｔ ｒｌＯ及び同
Ｔｒｌｌ 、 Ｔｒ１２が直列に接続された第二の振
幅制限回路６とが設けられている。そして、第一の振幅
制限回路５の各トランジスタＴｒ７．Ｔｒ８のゲートに
は後記電源電圧検出回路７ａからゲート信号が入力され
、第二の振幅制限回路６のトランジスタＴｒ９． Ｔｒ
ｌｌのゲートには電源電圧検出回路７ａからインバータ
８ａを介してゲート信号が入力されている。また、第二
の振幅制限回路６のトランジスタＴｒｌＯ、Ｔｒ１２の
ゲートはそのドレインに接続されている。
従って、電源電圧検出回路７ａからＨレベルの信号が出
力されるとトランジスタＴ ｒ７． Ｔ ｒ８がオンさ
れて第一の振幅制限回路５が動作することによりデータ
バスＤＢ、ＤＢの振幅中心は電源ＶｃｃからほぼＶｔｈ
Ｎ−回分低下した電圧レベルとなり、電源電圧検出回路
７ａからＬレベルの信号が出力されるとトランジスタＴ
ｒ９〜Ｔ ｒｌ２がオンされて第二の振幅制限回路６が
動作することによりデータバスＤＢ、ＤＢの振幅中心は
電源ＶｃｃからｖｔｈＮ二段分低回分た電圧レベルとな
る。
力されるとトランジスタＴ ｒ７． Ｔ ｒ８がオンさ
れて第一の振幅制限回路５が動作することによりデータ
バスＤＢ、ＤＢの振幅中心は電源ＶｃｃからほぼＶｔｈ
Ｎ−回分低下した電圧レベルとなり、電源電圧検出回路
７ａからＬレベルの信号が出力されるとトランジスタＴ
ｒ９〜Ｔ ｒｌ２がオンされて第二の振幅制限回路６が
動作することによりデータバスＤＢ、ＤＢの振幅中心は
電源ＶｃｃからｖｔｈＮ二段分低回分た電圧レベルとな
る。
電源電圧検出回路７ａは電源ＶｃｃとグランドＧとの間
に４段のＮｃｈＭＯ３）ランジスタＴ ｒ１３〜Ｔ ｒ
１６が直列に接続され、各トランジスタＴ ｒ１３〜Ｔ
ｒ１６はそのゲートがそれぞれそのドレインに接続さ
れて常時オン状態となっている。そして、トランジスタ
Ｔ ｒ１３のソースから二段のインバータ８ｂ、８ｃを
介して前記振幅制限回路５，６に出力信号が出力される
。なお、インバータ８ｂ。
に４段のＮｃｈＭＯ３）ランジスタＴ ｒ１３〜Ｔ ｒ
１６が直列に接続され、各トランジスタＴ ｒ１３〜Ｔ
ｒ１６はそのゲートがそれぞれそのドレインに接続さ
れて常時オン状態となっている。そして、トランジスタ
Ｔ ｒ１３のソースから二段のインバータ８ｂ、８ｃを
介して前記振幅制限回路５，６に出力信号が出力される
。なお、インバータ８ｂ。
８ｃにも電源Ｖｃｃが供給される。
このような構成によりインバータ８ｂの入力信号レベル
はトランジスタＴｒ１４ 、 Ｔｒ１５ 、 Ｔｒ１６
のＶ ｔｈＮにより常時的３ＶｔｈＮとなり、例えば電
源Ｖｃｃとして５Ｖが供給されるとインバータ８ｂは３
Ｖの入力信号をＬレベルと判別するため、インバータ８
ｃからＬレベルの信号が出力される。
はトランジスタＴｒ１４ 、 Ｔｒ１５ 、 Ｔｒ１６
のＶ ｔｈＮにより常時的３ＶｔｈＮとなり、例えば電
源Ｖｃｃとして５Ｖが供給されるとインバータ８ｂは３
Ｖの入力信号をＬレベルと判別するため、インバータ８
ｃからＬレベルの信号が出力される。
一方、電源Ｖｃｃが低下してインバータ８ｂの入力信号
レベルに近づくと、インバータ８ｂはその入力信号レベ
ルをＨレベルと判別するため、インバータ８ＣからＨレ
ベルの出力信号が出力されるようになっている。従って
、このような電源電圧検出回路７ａ及び前記インバータ
８ａにより前記第−及び第二の振幅制限回路５，６のい
ずれかを選択する選択回路が構成されている。
レベルに近づくと、インバータ８ｂはその入力信号レベ
ルをＨレベルと判別するため、インバータ８ＣからＨレ
ベルの出力信号が出力されるようになっている。従って
、このような電源電圧検出回路７ａ及び前記インバータ
８ａにより前記第−及び第二の振幅制限回路５，６のい
ずれかを選択する選択回路が構成されている。
次に、上記のように構成されたＤＲＡＭの振幅制限回路
５，６の作用を第３図に従って説明する。
５，６の作用を第３図に従って説明する。
さて、電源Ｖｃｃが例えば５Ｖの正規の電圧レベルに維
持されている状態では電源電圧検出回路７ａはインバー
タ８ｂがその入力信号レベルをＬレベルと判定すること
によりインバータ８Ｃを介してＬレベルの信号を出力す
る。すると、第一の振幅制限回路５のトランジスタＴ
ｒ７． Ｔ ｒ８はオフ状態となるとともに、第二の振
幅制限回路６にはインバータ８ａによりＨレベルの信号
が出力されるためトランジスタＴｒ９〜Ｔ ｒ１２はオ
ンされる。
持されている状態では電源電圧検出回路７ａはインバー
タ８ｂがその入力信号レベルをＬレベルと判定すること
によりインバータ８Ｃを介してＬレベルの信号を出力す
る。すると、第一の振幅制限回路５のトランジスタＴ
ｒ７． Ｔ ｒ８はオフ状態となるとともに、第二の振
幅制限回路６にはインバータ８ａによりＨレベルの信号
が出力されるためトランジスタＴｒ９〜Ｔ ｒ１２はオ
ンされる。
この結果、データバスＤＢ、ＤＢの振幅中心Ｃ１は第二
の振幅制限回路６によりＶｃｃ−２ＶｔｈＮ近傍となる
ため、電源Ｖｃｃの電圧変動によるカレントミラー回路
２の動作速度の低下は発生しにくい。
の振幅制限回路６によりＶｃｃ−２ＶｔｈＮ近傍となる
ため、電源Ｖｃｃの電圧変動によるカレントミラー回路
２の動作速度の低下は発生しにくい。
一方、電源Ｖｃｃが一定値以上低下して電源電圧制限回
路７ａにおいてインバータ８ｂがその入力信号をＨレベ
ルと判定すると、インバータ８ＣからＨレベルの信号が
出力される。すると、第一の振幅制限回路５のトランジ
スタＴ ｒ７． Ｔ ｒ８はオンされるとともに、第二
の振幅制限回路６にはインバータ８ａによりＬレベルの
信号が出力されるためトランジスタＴｒ９〜Ｔｒ１２は
オフされる。
路７ａにおいてインバータ８ｂがその入力信号をＨレベ
ルと判定すると、インバータ８ＣからＨレベルの信号が
出力される。すると、第一の振幅制限回路５のトランジ
スタＴ ｒ７． Ｔ ｒ８はオンされるとともに、第二
の振幅制限回路６にはインバータ８ａによりＬレベルの
信号が出力されるためトランジスタＴｒ９〜Ｔｒ１２は
オフされる。
この結果、データバスＤＢ、Ｔｎの振幅中心Ｃ２は第一
の振幅制限回路６によりＶｃｃ−ＶｔｈＮ近傍に移行す
るため、電源Ｖｃｃが低下しても入力信号ＩＮ、ＴＩの
低下によるカレントミラー回路２の増幅動作の停止が発
生しにくい。
の振幅制限回路６によりＶｃｃ−ＶｔｈＮ近傍に移行す
るため、電源Ｖｃｃが低下しても入力信号ＩＮ、ＴＩの
低下によるカレントミラー回路２の増幅動作の停止が発
生しにくい。
従って、電源電圧Ｖｃｃの広い変動範囲においてカレン
トミラー回路２を確実にかつ動作速度を低下させること
なく動作させることができる。
トミラー回路２を確実にかつ動作速度を低下させること
なく動作させることができる。
また、前記電源電圧検出回路７ａに代えて第４図に示す
ような電源電圧検出回路７ｂを構成することもできる。
ような電源電圧検出回路７ｂを構成することもできる。
すなわち、電源ＶｃｃとグランドＧとの間には三段のＮ
ｃｈＭＯ８）ランジスタＴｒ１７ 、 Ｔｒ１８ 、
Ｔｒ１９が直列に接続され、各トランジスタのゲー
トはそのドレインに接続されている。トランジスタＴ
ｒ１７のソースはトランジスタＴ ｒ２０〜Ｔ ｒ２３
により前記カレントミラー回路３と同様に構成されたカ
レントミラー回路９の一方の入力端子に接続され、他方
の入力端子は電源ＶｃｃとグランドＧとの間に直列に接
続された同一抵抗値の抵抗Ｒ１゜Ｒ２間に接続されて１
／２Ｖｃｃの基準電圧が供給されている。そして、トラ
ンジスタＴ ｒ２２のドレインからインバータ８ｄ、８
ｅを介して前記第−及び第二の振幅制限回路５，６に出
力信号が出力される。また、このカレントミラー回路９
はゲートが電源Ｖｃｃに接続された活性化トランジスタ
Ｔｒ２４により常時活性化されている。
ｃｈＭＯ８）ランジスタＴｒ１７ 、 Ｔｒ１８ 、
Ｔｒ１９が直列に接続され、各トランジスタのゲー
トはそのドレインに接続されている。トランジスタＴ
ｒ１７のソースはトランジスタＴ ｒ２０〜Ｔ ｒ２３
により前記カレントミラー回路３と同様に構成されたカ
レントミラー回路９の一方の入力端子に接続され、他方
の入力端子は電源ＶｃｃとグランドＧとの間に直列に接
続された同一抵抗値の抵抗Ｒ１゜Ｒ２間に接続されて１
／２Ｖｃｃの基準電圧が供給されている。そして、トラ
ンジスタＴ ｒ２２のドレインからインバータ８ｄ、８
ｅを介して前記第−及び第二の振幅制限回路５，６に出
力信号が出力される。また、このカレントミラー回路９
はゲートが電源Ｖｃｃに接続された活性化トランジスタ
Ｔｒ２４により常時活性化されている。
このような構成によりトランジスタＴ ｒ２２のゲート
にはトランジスタＴｒ１８ 、 Ｔｒ１９により２Ｖ
ｔｈＮの電圧レベルが入力され、例えば電源Ｖｃｃに５
Ｖが供給される状態ではトランジスタＴ ｒ２２のゲー
ト電位より常時１／２Ｖｃｃが供給されるトランジスタ
Ｔ ｒ２３のゲート電位の方が高くなるため、インバー
タ８ｄの入力信号はＨレベルとなり、インバータ８ｄか
らＬレベルの信号が出力される。
にはトランジスタＴｒ１８ 、 Ｔｒ１９により２Ｖ
ｔｈＮの電圧レベルが入力され、例えば電源Ｖｃｃに５
Ｖが供給される状態ではトランジスタＴ ｒ２２のゲー
ト電位より常時１／２Ｖｃｃが供給されるトランジスタ
Ｔ ｒ２３のゲート電位の方が高くなるため、インバー
タ８ｄの入力信号はＨレベルとなり、インバータ８ｄか
らＬレベルの信号が出力される。
一方、電源Ｖｃｃの低下にともなってトランジスタＴ
ｒ２３のゲート電位が低下してトランジスタＴｒ２２の
ゲート電位より低（なると、インバータ８ｄの入力信号
はＬレベルとなり、インバータ８ｄからＨレベルの信号
が出力される。
ｒ２３のゲート電位が低下してトランジスタＴｒ２２の
ゲート電位より低（なると、インバータ８ｄの入力信号
はＬレベルとなり、インバータ８ｄからＨレベルの信号
が出力される。
従って、この電源電圧検出回路７ｂは前記電源電圧検出
回路７ａと同様に動作し、前記電源電圧検出回路７ａよ
り電源電圧Ｖｃｃに対する追随性に優れている。
回路７ａと同様に動作し、前記電源電圧検出回路７ａよ
り電源電圧Ｖｃｃに対する追随性に優れている。
以上詳述したように、この発明は電源電圧が変動した場
合にもデータバスに読み出された信号をカレントミラー
回路で確実にかつ動作速度を低下させることなく増幅す
ることができる優れた効果を発揮する。
合にもデータバスに読み出された信号をカレントミラー
回路で確実にかつ動作速度を低下させることなく増幅す
ることができる優れた効果を発揮する。
第１図よ本発明の原理説明図、
第２図よ本発明の一実施例を示す回路図、第３図は一実
施例の動作を示すグラフ図、第４図よ電源電圧検出回路
の別例を示す回路図、第５図は本発明に関する半導体記
憶装置のブロック図、 第６図は従来例を示す回路図、 第７図は従来例における振幅制限回路の別例を示す回路
図である。
施例の動作を示すグラフ図、第４図よ電源電圧検出回路
の別例を示す回路図、第５図は本発明に関する半導体記
憶装置のブロック図、 第６図は従来例を示す回路図、 第７図は従来例における振幅制限回路の別例を示す回路
図である。
図中、
２はカレントミラー回路、
５．６は振幅制限回路、
７は選択回路、
ＤＢ、ＤＢはデータバス、
ＩＮ、ＩＮは入力信号、
Ｖｃｃは電源である。
Claims (1)
- 【特許請求の範囲】 １、記憶セルからデータバス（ＤＢ、■■）に読み出さ
れたデータを入力信号（ＩＮ、■■）としてカレントミ
ラー回路（２）で増幅して出力するとともにデータバス
には入力信号の振幅を制限する振幅制限回路を接続した
半導体記憶装置であって、 前記データバス（ＤＢ、■■）には振幅中心電圧の異な
る複数の振幅制限回路（５、６）を接続し、各振幅制限
回路（５、６）には電源電圧（Ｖｃｃ）に応じて最適な
振幅制限回路を選択して動作させる選択回路（７）を接
続したことを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2188381A JPH0474382A (ja) | 1990-07-17 | 1990-07-17 | 半導体記憶装置 |
| US07/730,723 US5239508A (en) | 1990-07-17 | 1991-07-16 | Semiconductor memory device having a plurality of selectively activated data bus limiters |
| KR1019910012102A KR950000957B1 (ko) | 1990-07-17 | 1991-07-16 | 데이타 독출용 전류미러 증폭기를 갖는 반도체 메모리 장치 |
| EP19910402005 EP0468861A3 (en) | 1990-07-17 | 1991-07-17 | Semiconductor memory device having a current-mirror amplifier for reading data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2188381A JPH0474382A (ja) | 1990-07-17 | 1990-07-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0474382A true JPH0474382A (ja) | 1992-03-09 |
Family
ID=16222630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2188381A Pending JPH0474382A (ja) | 1990-07-17 | 1990-07-17 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5239508A (ja) |
| EP (1) | EP0468861A3 (ja) |
| JP (1) | JPH0474382A (ja) |
| KR (1) | KR950000957B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0935479A (ja) * | 1995-07-14 | 1997-02-07 | Oki Electric Ind Co Ltd | 電流アンプ及びデータバス回路 |
| JPH11203870A (ja) * | 1998-01-05 | 1999-07-30 | Mitsubishi Electric Corp | Ｉ／ｏクランプ回路を備えた半導体装置 |
| US9673853B2 (en) * | 2014-08-21 | 2017-06-06 | Skyworks Solutions, Inc. | Cascode power amplifier with voltage limiter |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS613390A (ja) * | 1984-06-15 | 1986-01-09 | Hitachi Ltd | 記憶装置 |
| JPS62167698A (ja) * | 1986-01-20 | 1987-07-24 | Fujitsu Ltd | 半導体記億装置 |
| JPS6376192A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6419582A (en) * | 1987-07-15 | 1989-01-23 | Hitachi Ltd | Semiconductor memory device |
| JPH0438697A (ja) * | 1990-05-31 | 1992-02-07 | Oki Electric Ind Co Ltd | 半導体記憶装置のデータバスクランプ回路 |
-
1990
- 1990-07-17 JP JP2188381A patent/JPH0474382A/ja active Pending
-
1991
- 1991-07-16 US US07/730,723 patent/US5239508A/en not_active Expired - Fee Related
- 1991-07-16 KR KR1019910012102A patent/KR950000957B1/ko not_active IP Right Cessation
- 1991-07-17 EP EP19910402005 patent/EP0468861A3/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| KR950000957B1 (ko) | 1995-02-06 |
| US5239508A (en) | 1993-08-24 |
| EP0468861A2 (en) | 1992-01-29 |
| EP0468861A3 (en) | 1992-12-09 |
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