JPH11203870A - Ｉ／ｏクランプ回路を備えた半導体装置 - Google Patents
Ｉ／ｏクランプ回路を備えた半導体装置Info
- Publication number
- JPH11203870A JPH11203870A JP10000109A JP10998A JPH11203870A JP H11203870 A JPH11203870 A JP H11203870A JP 10000109 A JP10000109 A JP 10000109A JP 10998 A JP10998 A JP 10998A JP H11203870 A JPH11203870 A JP H11203870A
- Authority
- JP
- Japan
- Prior art keywords
- line pair
- clamp
- circuit
- electrode
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 アクティブ時にもＩ／Ｏ線対の電位をクラン
プできるようなＩ／Ｏクランプ回路を備えた半導体装置
を提供する。 【解決手段】 クランプ回路３０によってＩ／Ｏ線対２
１の電位をＶｃｃ２−Ｖｔｈに規定し、ｎチャネルＭＯ
Ｓトランジスタ５１とｐチャネルＭＯＳトランジスタ５
２，５３からなるカレントミラー回路と定電流源５４と
によってクランプ電圧を発生し、Ｉ／Ｏ線対２１の間に
直列接続されたｐチャネルＭＯＳトランジスタ５５，５
６を介してＩ／Ｏ線対２１をクランプする。
プできるようなＩ／Ｏクランプ回路を備えた半導体装置
を提供する。 【解決手段】 クランプ回路３０によってＩ／Ｏ線対２
１の電位をＶｃｃ２−Ｖｔｈに規定し、ｎチャネルＭＯ
Ｓトランジスタ５１とｐチャネルＭＯＳトランジスタ５
２，５３からなるカレントミラー回路と定電流源５４と
によってクランプ電圧を発生し、Ｉ／Ｏ線対２１の間に
直列接続されたｐチャネルＭＯＳトランジスタ５５，５
６を介してＩ／Ｏ線対２１をクランプする。
Description
【０００１】
【発明の属する技術分野】この発明はＩ／Ｏクランプ回
路を備えた半導体装置に関し、特に、ＤＲＡＭに含まれ
ているセンスアンプの出力信号をプリアンプに与えるた
めのＩ／Ｏ線対のプルアップまたはプルダウンされたノ
ードをクランプするＩ／Ｏクランプ回路を備えた半導体
装置に関する。
路を備えた半導体装置に関し、特に、ＤＲＡＭに含まれ
ているセンスアンプの出力信号をプリアンプに与えるた
めのＩ／Ｏ線対のプルアップまたはプルダウンされたノ
ードをクランプするＩ／Ｏクランプ回路を備えた半導体
装置に関する。
【０００２】
【従来の技術】図８は従来のＤＲＡＭのＩ／Ｏ線クラン
プ回路の電気回路図である。図８において、Ｉ／Ｏ線対
の一端側には複数のトランスファーゲート２０を介して
複数のセンスアンプ１０が接続されている。トランスフ
ァーゲート２０は列選択線信号に応じてオン，オフす
る。Ｉ／Ｏ線対２１の他端はプリアンプ１２の入力に接
続されている。プリアンプ１２はＩ／Ｏ線対２１が比較
的長いため容量が大きく、またセンスアンプ１０の駆動
能力が小さいため、Ｉ／Ｏ線対２１に接続される信号を
増幅する。プリアンプ１２はアナログ回路であり、入力
バイアスを適正に設定する必要があるので、Ｉ／Ｏ線対
２１間にはプルアップ回路３０が接続される。プルアッ
プ回路３０は通常２個のＭＯＳトランジスタを直列接続
して構成される。プルアップ回路３０は“Ｈ”レベルの
リード信号，ライト信号またはスタンバイ信号がＮＯＲ
ゲート３１に入力されると、このＮＯＲゲート３１の出
力によりオフする。
プ回路の電気回路図である。図８において、Ｉ／Ｏ線対
の一端側には複数のトランスファーゲート２０を介して
複数のセンスアンプ１０が接続されている。トランスフ
ァーゲート２０は列選択線信号に応じてオン，オフす
る。Ｉ／Ｏ線対２１の他端はプリアンプ１２の入力に接
続されている。プリアンプ１２はＩ／Ｏ線対２１が比較
的長いため容量が大きく、またセンスアンプ１０の駆動
能力が小さいため、Ｉ／Ｏ線対２１に接続される信号を
増幅する。プリアンプ１２はアナログ回路であり、入力
バイアスを適正に設定する必要があるので、Ｉ／Ｏ線対
２１間にはプルアップ回路３０が接続される。プルアッ
プ回路３０は通常２個のＭＯＳトランジスタを直列接続
して構成される。プルアップ回路３０は“Ｈ”レベルの
リード信号，ライト信号またはスタンバイ信号がＮＯＲ
ゲート３１に入力されると、このＮＯＲゲート３１の出
力によりオフする。
【０００３】さらに、Ｉ／Ｏ線対２１にはスタンバイ時
に電源電圧の負バンプによりＩ／Ｏ線対２１に電荷が残
らないように、クランプ回路４０が接続されている。ク
ランプ回路４０はチャネル長Ｌが比較的長く供給能力が
非常に小さいｎチャネルＭＯＳトランジスタ４１と、比
較的供給能力の大きなｐチャネルＭＯＳトランジスタ４
２，４３とが電源と接地間に直列接続されたクランプ信
号発生回路と、Ｉ／Ｏ線対２１間に直列接続された２個
のｎチャネルＭＯＳトランジスタ４４，４５とを含む。
なお、クランプ発生回路は２個のｎチャネルＭＯＳトラ
ンジスタが直列接続されているが、クランプ電圧に応じ
て段数が変更される。
に電源電圧の負バンプによりＩ／Ｏ線対２１に電荷が残
らないように、クランプ回路４０が接続されている。ク
ランプ回路４０はチャネル長Ｌが比較的長く供給能力が
非常に小さいｎチャネルＭＯＳトランジスタ４１と、比
較的供給能力の大きなｐチャネルＭＯＳトランジスタ４
２，４３とが電源と接地間に直列接続されたクランプ信
号発生回路と、Ｉ／Ｏ線対２１間に直列接続された２個
のｎチャネルＭＯＳトランジスタ４４，４５とを含む。
なお、クランプ発生回路は２個のｎチャネルＭＯＳトラ
ンジスタが直列接続されているが、クランプ電圧に応じ
て段数が変更される。
【０００４】図９は図８に示したＩ／Ｏクランプ回路の
動作を説明するためのタイムチャートである。次に、図
９を参照しながら、図８に示したＩ／Ｏクランプ回路の
動作について説明する。
動作を説明するためのタイムチャートである。次に、図
９を参照しながら、図８に示したＩ／Ｏクランプ回路の
動作について説明する。
【０００５】図９（ａ）に示すように、スタンバイ信号
が“Ｈ”レベルの期間、すなわちスタンバイ状態ではた
とえば時刻Ｔ１で電源電圧がＶｃｃ１からＶｃｃ２に変
化し、時刻Ｔ２でＶｃｃ２からＶｃｃ１に変化したもの
とすると、クランプ回路４０の働きによりＩ／Ｏ線対２
１の電位は図９（ｄ）に示すように２Ｖｔｈｐに保たれ
る。
が“Ｈ”レベルの期間、すなわちスタンバイ状態ではた
とえば時刻Ｔ１で電源電圧がＶｃｃ１からＶｃｃ２に変
化し、時刻Ｔ２でＶｃｃ２からＶｃｃ１に変化したもの
とすると、クランプ回路４０の働きによりＩ／Ｏ線対２
１の電位は図９（ｄ）に示すように２Ｖｔｈｐに保たれ
る。
【０００６】時刻Ｔ３でスタンバイ信号が“Ｈ”レベル
から“Ｌ”レベルに切換わってアクティブ状態になった
とすると、ｎチャネルＭＯＳトランジスタ４４，４５は
オフし、ＮＯＲゲート３１の出力が“Ｈ”レベルになっ
てプルアップ回路３０が動作することにより、Ｉ／Ｏ線
対２１の電位はＶｃｃ１−Ｖｔｈになる。
から“Ｌ”レベルに切換わってアクティブ状態になった
とすると、ｎチャネルＭＯＳトランジスタ４４，４５は
オフし、ＮＯＲゲート３１の出力が“Ｈ”レベルになっ
てプルアップ回路３０が動作することにより、Ｉ／Ｏ線
対２１の電位はＶｃｃ１−Ｖｔｈになる。
【０００７】時刻Ｔ４で図９（ｂ）に示すリード信号が
“Ｈ”レベルになったとすると、プルアップ回路３０は
オフし、いずれかの列選択線が選択され、選択されたセ
ンスアンプ１０のデータがトランスファーゲート２０を
介してＩ／Ｏ線対２１上に現れる。また、プリアンプ１
２の入力バイアスは適正な値（Ｖｃｃ１−Ｖｔｈ）にな
っている。
“Ｈ”レベルになったとすると、プルアップ回路３０は
オフし、いずれかの列選択線が選択され、選択されたセ
ンスアンプ１０のデータがトランスファーゲート２０を
介してＩ／Ｏ線対２１上に現れる。また、プリアンプ１
２の入力バイアスは適正な値（Ｖｃｃ１−Ｖｔｈ）にな
っている。
【０００８】
【発明が解決しようとする課題】次に、アクティブ状態
で電源電圧Ｖｃｃが変動した場合について説明する。時
刻Ｔ５で電源電圧ＶｃｃがＶｃｃ１からＶｃｃ２に変動
したとすると、Ｉ／Ｏ線対２１の電位はプルアップ回路
３０の働きにより、Ｖｃｃ２−Ｖｔｈに上がる。次に、
時刻Ｔ６で電源電圧ＶｃｃがＶｃｃ２からＶｃｃ１に戻
ったとすると、プルアップ回路３０はＩ／Ｏ線対２１の
電位を上昇させる方向のみに作用する単方向性であり、
またクランプ回路４０は動作していないので、Ｉ／Ｏ線
対２１には図９（ｄ）に示すように、Ｖｃｃ２−Ｖｔｈ
の電位が残ってしまう。その後、時刻Ｔ７でリードが行
なわれたとすると、Ｖｃｃ２−Ｖｔｈを基準にＩ／Ｏ線
対２１が開かれる。ここで、プリアンプ１２にとって最
適な入力バイアスはＶｃｃ１−Ｖｔｈであるため、プリ
アンプ１２の動作マージンを損なってしまうという問題
点がある。
で電源電圧Ｖｃｃが変動した場合について説明する。時
刻Ｔ５で電源電圧ＶｃｃがＶｃｃ１からＶｃｃ２に変動
したとすると、Ｉ／Ｏ線対２１の電位はプルアップ回路
３０の働きにより、Ｖｃｃ２−Ｖｔｈに上がる。次に、
時刻Ｔ６で電源電圧ＶｃｃがＶｃｃ２からＶｃｃ１に戻
ったとすると、プルアップ回路３０はＩ／Ｏ線対２１の
電位を上昇させる方向のみに作用する単方向性であり、
またクランプ回路４０は動作していないので、Ｉ／Ｏ線
対２１には図９（ｄ）に示すように、Ｖｃｃ２−Ｖｔｈ
の電位が残ってしまう。その後、時刻Ｔ７でリードが行
なわれたとすると、Ｖｃｃ２−Ｖｔｈを基準にＩ／Ｏ線
対２１が開かれる。ここで、プリアンプ１２にとって最
適な入力バイアスはＶｃｃ１−Ｖｔｈであるため、プリ
アンプ１２の動作マージンを損なってしまうという問題
点がある。
【０００９】このように、従来例のクランプ回路では、
スタンバイ時のＶｃｃ変動に対しては効果があるが、ア
クティブ時のＶｃｃ変動に対しては効果がなかった。
スタンバイ時のＶｃｃ変動に対しては効果があるが、ア
クティブ時のＶｃｃ変動に対しては効果がなかった。
【００１０】それゆえに、この発明の主たる目的は、ア
クティブ時にもＩ／Ｏ線対の電位をクランプできるよう
なＩ／Ｏクランプ回路を備えた半導体装置を提供するこ
とである。
クティブ時にもＩ／Ｏ線対の電位をクランプできるよう
なＩ／Ｏクランプ回路を備えた半導体装置を提供するこ
とである。
【００１１】
【課題を解決するための手段】請求項１に係る発明は、
センスアンプの出力信号をプリアンプに与えるためのＩ
／Ｏ線対に接続されるＩ／Ｏクランプ回路を備えた半導
体装置であって、アクティブ時にＩ／Ｏ線対の電位を規
定の電位にクランプさせるためのカレントミラー回路を
含む。
センスアンプの出力信号をプリアンプに与えるためのＩ
／Ｏ線対に接続されるＩ／Ｏクランプ回路を備えた半導
体装置であって、アクティブ時にＩ／Ｏ線対の電位を規
定の電位にクランプさせるためのカレントミラー回路を
含む。
【００１２】請求項２に係る発明では、請求項１のＩ／
Ｏクランプ回路は、第１の電極と入力電極が第１の基準
電位に接続された第１の導電形式の第１のＭＯＳトラン
ジスタと、この第１のＭＯＳトランジスタを介して第１
の基準電位に接続され、第２の導電形式の第２および第
３のトランジスタを含むカレントミラー回路と、Ｉ／Ｏ
線対の間に直列接続され、カレントミラー回路から与え
られるクランプ電位信号に応じて、Ｉ／Ｏ線対をクラン
プさせるための第２の導電形式からなる第４および第５
のトランジスタを有するクランプ回路を含む。
Ｏクランプ回路は、第１の電極と入力電極が第１の基準
電位に接続された第１の導電形式の第１のＭＯＳトラン
ジスタと、この第１のＭＯＳトランジスタを介して第１
の基準電位に接続され、第２の導電形式の第２および第
３のトランジスタを含むカレントミラー回路と、Ｉ／Ｏ
線対の間に直列接続され、カレントミラー回路から与え
られるクランプ電位信号に応じて、Ｉ／Ｏ線対をクラン
プさせるための第２の導電形式からなる第４および第５
のトランジスタを有するクランプ回路を含む。
【００１３】請求項３に係る発明では、請求項２のカレ
ントミラー回路は、第２のトランジスタの第１の電極が
第１のトランジスタの第２の電極に接続され、入力電極
と第２の電極が第３のトランジスタの入力電極に接続さ
れ、第３のトランジスタの第１の電極が第４および第５
のトランジスタの接続点に接続され、第２の電極が基準
電位に接続され、さらに第２のトランジスタの第２の電
極と第２の基準電位との間に接続される定電流源を含
む。
ントミラー回路は、第２のトランジスタの第１の電極が
第１のトランジスタの第２の電極に接続され、入力電極
と第２の電極が第３のトランジスタの入力電極に接続さ
れ、第３のトランジスタの第１の電極が第４および第５
のトランジスタの接続点に接続され、第２の電極が基準
電位に接続され、さらに第２のトランジスタの第２の電
極と第２の基準電位との間に接続される定電流源を含
む。
【００１４】請求項４に係る発明では、請求項３の定電
流源に代えて抵抗が接続される。請求項５に係る発明で
は、さらに第３のトランジスタの第１の電極と第１の基
準電位との間にダイオード接続されるプルアップ用の第
６のトランジスタを含む。
流源に代えて抵抗が接続される。請求項５に係る発明で
は、さらに第３のトランジスタの第１の電極と第１の基
準電位との間にダイオード接続されるプルアップ用の第
６のトランジスタを含む。
【００１５】請求項６に係る発明では、さらに第１の基
準電位と第２および第３のトランジスタのそれぞれの入
力電極との間に接続され、クランプ回路の電圧変動に対
する追従性を向上させるためのカップリングコンデンサ
を含む。
準電位と第２および第３のトランジスタのそれぞれの入
力電極との間に接続され、クランプ回路の電圧変動に対
する追従性を向上させるためのカップリングコンデンサ
を含む。
【００１６】請求項７に係る発明では、Ｉ／Ｏクランプ
回路は複数のＩ／Ｏ線対に対して１つ設けられる。
回路は複数のＩ／Ｏ線対に対して１つ設けられる。
【００１７】
【発明の実施の形態】図１はこの発明の一実施形態が適
用されるＤＲＡＭの全体の構成を示す概略ブロック図で
ある。
用されるＤＲＡＭの全体の構成を示す概略ブロック図で
ある。
【００１８】図１において、外部から入力されるロウア
ドレスストローブ信号／ＲＡＳは／ＲＳバッファ１に入
力されて内部／ＲＡＳ信号が作られ、アドレス制御回路
４に与えられる。アドレス制御回路４は内部／ＲＡＳ信
号に基づいた、外部から入力されたロウアドレス信号を
アドレスバッファ７に取込み、アドレスバッファ７から
Ｘアドレス信号がロウデコーダ１１に与えられ、メモリ
セル８のＸアドレスが指定される。
ドレスストローブ信号／ＲＡＳは／ＲＳバッファ１に入
力されて内部／ＲＡＳ信号が作られ、アドレス制御回路
４に与えられる。アドレス制御回路４は内部／ＲＡＳ信
号に基づいた、外部から入力されたロウアドレス信号を
アドレスバッファ７に取込み、アドレスバッファ７から
Ｘアドレス信号がロウデコーダ１１に与えられ、メモリ
セル８のＸアドレスが指定される。
【００１９】ロウアドレスストローブ信号／ＲＡＳが取
込まれてから、カラムアドレスストローブ信号／ＣＡＳ
が／ＣＡＳバッファ２に取込まれ、内部／ＣＡＳ信号に
変換されて、アドレス制御回路４と書込制御回路５と読
出制御回路６に入力される。アドレス制御回路４は内部
／ＣＡＳ信号に応じて、外部から入力されるカラムアド
レス信号をアドレスバッファ７に取込む。アドレスバッ
ファ７はカラムアドレス信号に基づいて、Ｙアドレス信
号をカラムデコーダ９に与え、カラムデコーダ９はメモ
リセル８のＹアドレスを指定する。
込まれてから、カラムアドレスストローブ信号／ＣＡＳ
が／ＣＡＳバッファ２に取込まれ、内部／ＣＡＳ信号に
変換されて、アドレス制御回路４と書込制御回路５と読
出制御回路６に入力される。アドレス制御回路４は内部
／ＣＡＳ信号に応じて、外部から入力されるカラムアド
レス信号をアドレスバッファ７に取込む。アドレスバッ
ファ７はカラムアドレス信号に基づいて、Ｙアドレス信
号をカラムデコーダ９に与え、カラムデコーダ９はメモ
リセル８のＹアドレスを指定する。
【００２０】リード／ライトを区別するための書込イネ
ーブル信号／ＷＥは、／ＷＥバッファ３に取込まれ、内
部／ＷＥ信号が生成される。この／ＷＥ信号は“Ｌ”レ
ベルになると、書込制御回路５が能動化され、入力バッ
ファ１４に入力されたデータが書込ドライバ１５を介し
てメモリセル８に書込まれる。読出時には、書込イネー
ブル信号／ＷＥが“Ｈ”レベルになり、読出制御回路６
はプリアンプ１２と出力バッファ１３を活性化し、メモ
リセル８からデータが読出され、センスアンプ１０から
プリアンプ１２および出力バッファ１３を介して出力さ
れる。センスアンプ１０とプリアンプ１２とを接続する
Ｉ／Ｏ線対２１にはＩ／Ｏクランプ回路５０が接続され
る。
ーブル信号／ＷＥは、／ＷＥバッファ３に取込まれ、内
部／ＷＥ信号が生成される。この／ＷＥ信号は“Ｌ”レ
ベルになると、書込制御回路５が能動化され、入力バッ
ファ１４に入力されたデータが書込ドライバ１５を介し
てメモリセル８に書込まれる。読出時には、書込イネー
ブル信号／ＷＥが“Ｈ”レベルになり、読出制御回路６
はプリアンプ１２と出力バッファ１３を活性化し、メモ
リセル８からデータが読出され、センスアンプ１０から
プリアンプ１２および出力バッファ１３を介して出力さ
れる。センスアンプ１０とプリアンプ１２とを接続する
Ｉ／Ｏ線対２１にはＩ／Ｏクランプ回路５０が接続され
る。
【００２１】図２はこの発明の一実施形態のＩ／Ｏクラ
ンプ回路を示す回路図である。この実施形態では、図７
に示したＩ／Ｏクランプ回路４０に代えて図２に示した
Ｉ／Ｏクランプ回路５０がＩ／Ｏビット線対２１に接続
される。また、Ｉ／Ｏ線対２１にはプルアップ回路３０
が接続されている。このプルアップ回路３０は単方向素
子となるので、Ｉ／Ｏ線対２１に対して充電することが
できるが、放電することはできない。このために、クラ
ンプ回路５０はＩ／Ｏ線対２１に接続され、Ｉ／Ｏ線対
２１の電位が何らかの原因で上がりすぎたとき、Ｉ／Ｏ
線対２１の電位を適正な値に保つ。
ンプ回路を示す回路図である。この実施形態では、図７
に示したＩ／Ｏクランプ回路４０に代えて図２に示した
Ｉ／Ｏクランプ回路５０がＩ／Ｏビット線対２１に接続
される。また、Ｉ／Ｏ線対２１にはプルアップ回路３０
が接続されている。このプルアップ回路３０は単方向素
子となるので、Ｉ／Ｏ線対２１に対して充電することが
できるが、放電することはできない。このために、クラ
ンプ回路５０はＩ／Ｏ線対２１に接続され、Ｉ／Ｏ線対
２１の電位が何らかの原因で上がりすぎたとき、Ｉ／Ｏ
線対２１の電位を適正な値に保つ。
【００２２】Ｉ／Ｏクランプ回路５０はｎチャネルＭＯ
Ｓトランジスタ５１とｐチャネルＭＯＳトランジスタ５
２，５３と定電流源５４とを含み、ｐチャネルＭＯＳト
ランジスタ５５，５６を介してＩ／Ｏ線対２１に接続さ
れる。ｎチャネルＭＯＳトランジスタ５１は比較的大き
なサイズに設定されていて、定電流源５４の流す電流よ
りも十分な電流供給能力を有していて、そのドレインと
ゲートは電源ラインに接続されている。
Ｓトランジスタ５１とｐチャネルＭＯＳトランジスタ５
２，５３と定電流源５４とを含み、ｐチャネルＭＯＳト
ランジスタ５５，５６を介してＩ／Ｏ線対２１に接続さ
れる。ｎチャネルＭＯＳトランジスタ５１は比較的大き
なサイズに設定されていて、定電流源５４の流す電流よ
りも十分な電流供給能力を有していて、そのドレインと
ゲートは電源ラインに接続されている。
【００２３】ｐチャネルＭＯＳトランジスタ５２と５３
はカレントミラー回路を構成しており、ｐチャネルＭＯ
Ｓトランジスタ５２のソースはｎチャネルＭＯＳトラン
ジスタ５１のソースに接続され、ｐチャネルＭＯＳトラ
ンジスタ５２のドレインとゲートはｐチャネルＭＯＳト
ランジスタ５３のゲートに接続されるとともに定電流源
５４に接続される。ｐチャネルＭＯＳトランジスタ５３
のドレインは接地され、ソースはｐチャネルＭＯＳトラ
ンジスタ５５のドレインとｐチャネルＭＯＳトランジス
タ５６のソースに接続され、ｐチャネルＭＯＳトランジ
スタ５５のソースはＩ／Ｏ線対２１の一方のＩ／Ｏ線に
接続され、ｐチャネルＭＯＳトランジスタ５６のドレイ
ンはＩ／Ｏ線対２１の他方のＩ／Ｏ線に接続される。
はカレントミラー回路を構成しており、ｐチャネルＭＯ
Ｓトランジスタ５２のソースはｎチャネルＭＯＳトラン
ジスタ５１のソースに接続され、ｐチャネルＭＯＳトラ
ンジスタ５２のドレインとゲートはｐチャネルＭＯＳト
ランジスタ５３のゲートに接続されるとともに定電流源
５４に接続される。ｐチャネルＭＯＳトランジスタ５３
のドレインは接地され、ソースはｐチャネルＭＯＳトラ
ンジスタ５５のドレインとｐチャネルＭＯＳトランジス
タ５６のソースに接続され、ｐチャネルＭＯＳトランジ
スタ５５のソースはＩ／Ｏ線対２１の一方のＩ／Ｏ線に
接続され、ｐチャネルＭＯＳトランジスタ５６のドレイ
ンはＩ／Ｏ線対２１の他方のＩ／Ｏ線に接続される。
【００２４】図３は図２のノードＡの放電能力を説明す
るための図であり、図４はこの発明の一実施形態の動作
を説明するためのタイムチャートである。
るための図であり、図４はこの発明の一実施形態の動作
を説明するためのタイムチャートである。
【００２５】次に、図３および図４を参照しながら図２
に示したＩ／Ｏクランプ回路の動作について説明する。
ｎチャネルＭＯＳトランジスタ５１は比較的大きなサイ
ズに設定されているので、定電流源５４の流す電流より
も十分な電流供給能力があり、ノードＡはＶｃｃ−Ｖｔ
ｈになる。この電位はｐチャネルＭＯＳトランジスタ５
２と５３とからなるカレントミラー回路によってミラー
され、ｐチャネルＭＯＳトランジスタ５３の放電特性が
決定される。
に示したＩ／Ｏクランプ回路の動作について説明する。
ｎチャネルＭＯＳトランジスタ５１は比較的大きなサイ
ズに設定されているので、定電流源５４の流す電流より
も十分な電流供給能力があり、ノードＡはＶｃｃ−Ｖｔ
ｈになる。この電位はｐチャネルＭＯＳトランジスタ５
２と５３とからなるカレントミラー回路によってミラー
され、ｐチャネルＭＯＳトランジスタ５３の放電特性が
決定される。
【００２６】ここで、ミラー比をｍとし、定電流源５４
の電流をＩｃとすると、図３に示すような放電特性とな
る。ここで、電流の向きはｐチャネルＭＯＳトランジス
タ５３の接地側に流れ込む向きを正としている。図３に
示すように、ノードＡの放電特性はノードＡの電位がＶ
ｃｃ−Ｖｔｈを境として、それより低い場合にはほとん
ど放電せず、高い場合には放電する。
の電流をＩｃとすると、図３に示すような放電特性とな
る。ここで、電流の向きはｐチャネルＭＯＳトランジス
タ５３の接地側に流れ込む向きを正としている。図３に
示すように、ノードＡの放電特性はノードＡの電位がＶ
ｃｃ−Ｖｔｈを境として、それより低い場合にはほとん
ど放電せず、高い場合には放電する。
【００２７】次に、図４を参照して全体の動作について
説明する。スタンバイ状態で、たとえば時刻Ｔ１で電源
電圧Ｖｃｃが図４（ｂ）に示すようにＶｃｃ１からＶｃ
ｃ２に変化したとすると、プルアップ回路３０によりＩ
／Ｏ線対２１の電位は図４（ｃ）に示すようにＶｃｃ２
−Ｖｔｈになる。このとき、クランプ回路３０はＩ／Ｏ
線対２１の電位がＶｃｃ２−Ｖｔｈ以上で働くので、Ｉ
／Ｏ線対２１の電位はＶｃｃ２−Ｖｔｈに保たれる。
説明する。スタンバイ状態で、たとえば時刻Ｔ１で電源
電圧Ｖｃｃが図４（ｂ）に示すようにＶｃｃ１からＶｃ
ｃ２に変化したとすると、プルアップ回路３０によりＩ
／Ｏ線対２１の電位は図４（ｃ）に示すようにＶｃｃ２
−Ｖｔｈになる。このとき、クランプ回路３０はＩ／Ｏ
線対２１の電位がＶｃｃ２−Ｖｔｈ以上で働くので、Ｉ
／Ｏ線対２１の電位はＶｃｃ２−Ｖｔｈに保たれる。
【００２８】次に、時刻Ｔ２で電源電圧ＶｃｃがＶｃｃ
２からＶｃｃ１に変化したとすると、Ｉ／Ｏ線対２１の
電位がＶｃｃ１−Ｖｔｈ以上で働くので、クランプ回路
３０の働きにより、Ｉ／Ｏ線対２１の電位はＶｃｃ１−
Ｖｔｈに落ちつく。また、アクティブ状態でも同様に電
源電圧Ｖｃｃの変化に追従して、Ｉ／Ｏ線対２１の電位
が適正な値になる。したがって、電源電圧Ｖｃｃの変動
が起こったときの読出、たとえば時刻Ｔ７における読出
においても、Ｖｃｃ−Ｖｔｈを基準にＩ／Ｏ線対が開
き、常にプリアンプ１２の入力バイアスは適正な値にな
る。したがって、スタンバイ時だけでなく、アクティブ
時も働くクランプ回路５０を実現できる。
２からＶｃｃ１に変化したとすると、Ｉ／Ｏ線対２１の
電位がＶｃｃ１−Ｖｔｈ以上で働くので、クランプ回路
３０の働きにより、Ｉ／Ｏ線対２１の電位はＶｃｃ１−
Ｖｔｈに落ちつく。また、アクティブ状態でも同様に電
源電圧Ｖｃｃの変化に追従して、Ｉ／Ｏ線対２１の電位
が適正な値になる。したがって、電源電圧Ｖｃｃの変動
が起こったときの読出、たとえば時刻Ｔ７における読出
においても、Ｖｃｃ−Ｖｔｈを基準にＩ／Ｏ線対が開
き、常にプリアンプ１２の入力バイアスは適正な値にな
る。したがって、スタンバイ時だけでなく、アクティブ
時も働くクランプ回路５０を実現できる。
【００２９】なお、図２に示す定電流源５４に代えて抵
抗を用いるようにしてもよい。抵抗としては、拡散抵抗
やプル抵抗やトランジスタ抵抗などを使用することがで
きる。
抗を用いるようにしてもよい。抵抗としては、拡散抵抗
やプル抵抗やトランジスタ抵抗などを使用することがで
きる。
【００３０】図５はこの発明の他の実施形態におけるク
ランプ電圧発生回路を示す回路図である。図５におい
て、図２に示したクランプ電圧発生回路のｐチャネルＭ
ＯＳトランジスタ５３のソースと電源との間にｎチャネ
ルＭＯＳトランジスタ５７が直列接続される。このよう
にｎチャネルＭＯＳトランジスタ５７を設けることによ
り、電源投入時にノードＡを素早く安定化できるという
特徴がある。
ランプ電圧発生回路を示す回路図である。図５におい
て、図２に示したクランプ電圧発生回路のｐチャネルＭ
ＯＳトランジスタ５３のソースと電源との間にｎチャネ
ルＭＯＳトランジスタ５７が直列接続される。このよう
にｎチャネルＭＯＳトランジスタ５７を設けることによ
り、電源投入時にノードＡを素早く安定化できるという
特徴がある。
【００３１】図６はさらに他の実施形態におけるクラン
プ電圧発生回路を示す回路図である。この図６に示した
例は、図２に示したクランプ電圧発生回路のｐチャネル
ＭＯＳトランジスタ５２，５３の各ゲートと電源端子と
の間にカップリングコンデンサ５８を接続したものであ
る。このようにカップリングコンデンサ５８を設けるこ
とにより、電源電圧Ｖｃｃの変動に対する追従性を向上
できる。
プ電圧発生回路を示す回路図である。この図６に示した
例は、図２に示したクランプ電圧発生回路のｐチャネル
ＭＯＳトランジスタ５２，５３の各ゲートと電源端子と
の間にカップリングコンデンサ５８を接続したものであ
る。このようにカップリングコンデンサ５８を設けるこ
とにより、電源電圧Ｖｃｃの変動に対する追従性を向上
できる。
【００３２】図７はさらに他の実施形態のクランプ電圧
発生回路を示す回路図である。この例は、電源端子側に
定電流源５４を設け、カレントミラー回路をｎチャネル
ＭＯＳトランジスタ６１と６２で構成し、このカレント
ミラー回路をｐチャネルＭＯＳトランジスタ６３を介し
て接地するように構成したものである。
発生回路を示す回路図である。この例は、電源端子側に
定電流源５４を設け、カレントミラー回路をｎチャネル
ＭＯＳトランジスタ６１と６２で構成し、このカレント
ミラー回路をｐチャネルＭＯＳトランジスタ６３を介し
て接地するように構成したものである。
【００３３】さらに、図２に示したクランプ回路５０を
複数のＩ／Ｏ線対に対して１つ配置することにより、そ
れぞれ配置した場合に比べて消費電力を低減できるとい
う効果がある。
複数のＩ／Ｏ線対に対して１つ配置することにより、そ
れぞれ配置した場合に比べて消費電力を低減できるとい
う効果がある。
【００３４】
【発明の効果】以上のように、この発明によれば、アク
ティブ時にＩ／Ｏ線対の電位を規定の電位にクランプさ
せるためのカレントミラー回路を含むＩ／Ｏクランプ回
路を設けたことによって、アクティブ時にもＩ／Ｏ線対
の電位をクランプすることできる。
ティブ時にＩ／Ｏ線対の電位を規定の電位にクランプさ
せるためのカレントミラー回路を含むＩ／Ｏクランプ回
路を設けたことによって、アクティブ時にもＩ／Ｏ線対
の電位をクランプすることできる。
【図１】 この発明の一実施形態が適用されるＤＲＡＭ
の全体の構成を示すブロック図である。
の全体の構成を示すブロック図である。
【図２】 この発明の一実施形態のＩ／Ｏクランプ回路
を示す回路図である。
を示す回路図である。
【図３】 図２に示したノードＡの放電能力を説明する
ための図である。
ための図である。
【図４】 この発明の一実施形態の動作を説明するため
のタイムチャートである。
のタイムチャートである。
【図５】 この発明の他の実施形態におけるクランプ電
圧発生回路を示す回路図である。
圧発生回路を示す回路図である。
【図６】 この発明のさらに他の実施形態におけるクラ
ンプ電圧発生回路を示す回路図である。
ンプ電圧発生回路を示す回路図である。
【図７】 さらに、この発明の他の実施形態におけるク
ランプ電圧発生回路を示す回路図である。
ランプ電圧発生回路を示す回路図である。
【図８】 従来のＤＲＡＭにおけるＩ／Ｏ線対クランプ
回路を示す回路図である。
回路を示す回路図である。
【図９】 図８に示したＩ／Ｏクランプ回路の動作を説
明するためのタイムチャートである。
明するためのタイムチャートである。
１０ センスアンプ、１２ プリアンプ、２０ トラン
スファーゲート、２１Ｉ／Ｏ線対、３０ プルアップ回
路、３２ ＮＯＲゲート、５０ クランプ回路、５１，
５７，６１，６２ ｎチャネルＭＯＳトランジスタ、５
２，５３，５５，５６，６３ ｐチャネルＭＯＳトラン
ジスタ、５８ カップリングコンデンサ。
スファーゲート、２１Ｉ／Ｏ線対、３０ プルアップ回
路、３２ ＮＯＲゲート、５０ クランプ回路、５１，
５７，６１，６２ ｎチャネルＭＯＳトランジスタ、５
２，５３，５５，５６，６３ ｐチャネルＭＯＳトラン
ジスタ、５８ カップリングコンデンサ。
Claims (7)
- 【請求項１】 センスアンプの出力信号をプリアンプに
与えるためのＩ／Ｏ線対に接続されるＩ／Ｏクランプ回
路を備えた半導体装置であって、 アクティブ時に前記Ｉ／Ｏ線対の電位を規定の電位にク
ランプさせるためのカレントミラー回路を含むＩ／Ｏク
ランプ回路を備えた半導体装置。 - 【請求項２】 前記Ｉ／Ｏクランプ回路は、 第１の電極と入力電極が第１の基準電位に接続された第
１の導電形式の第１のＭＯＳトランジスタ、 前記第１のＭＯＳトランジスタを介して前記第１の基準
電位に接続され、第２の導電形式の第２および第３のト
ランジスタを含み、クランプ電位信号を発生するカレン
トミラー回路、および前記Ｉ／Ｏ線対の間に直列接続さ
れ、前記カレントミラー回路から与えられるクランプ電
位信号に応じて、前記Ｉ／Ｏ線対をクランプさせるため
の第２の導電形式からなる第４および第５のトランジス
タを含むクランプ回路を備えたことを特徴とする、請求
項１に記載のＩ／Ｏクランプ回路を備えた半導体装置。 - 【請求項３】 前記カレントミラー回路は、 前記第２のトランジスタの第１の電極が前記第１のトラ
ンジスタの第２の電極に接続され、入力電極と第２の電
極が前記第３のトランジスタの入力電極に接続され、 前記第３のトランジスタの第１の電極が前記第４および
第５のトランジスタの接続点に接続され、第２の電極が
基準電位に接続され、さらに前記第２のトランジスタの
第２の電極と第２の基準電位との間に接続される定電流
源を備えたことを特徴とする、請求項２に記載のＩ／Ｏ
クランプ回路を備えた半導体装置。 - 【請求項４】 前記定電流源に代えて抵抗が接続される
ことを特徴とする、請求項３に記載のＩ／Ｏクランプ回
路を備えた半導体装置。 - 【請求項５】 さらに、前記第３のトランジスタの第１
の電極と前記第１の基準電位との間にダイオード接続さ
れるプルアップ用の第６のトランジスタを含むことを特
徴とする、請求項３に記載のＩ／Ｏクランプ回路を備え
た半導体装置。 - 【請求項６】 さらに前記第１の基準電位と前記第２お
よび第３のトランジスタのそれぞれの入力電極との間に
接続され、前記クランプ回路の電圧変動に対する追従性
を向上させるためのカップリングコンデンサを含むこと
を特徴とする、請求項３に記載のＩ／Ｏクランプ回路を
備えた半導体装置。 - 【請求項７】 前記Ｉ／Ｏクランプ回路は複数のＩ／Ｏ
線対に対して１つ設けられることを特徴とする、請求項
１に記載のＩ／Ｏクランプ回路を備えた半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10000109A JPH11203870A (ja) | 1998-01-05 | 1998-01-05 | Ｉ／ｏクランプ回路を備えた半導体装置 |
| KR1019980018775A KR100282761B1 (ko) | 1998-01-05 | 1998-05-25 | I/o 클램프 회로를 구비한 반도체 메모리 장치 |
| TW087108049A TW384478B (en) | 1998-01-05 | 1998-05-25 | Semiconductor memory device having I/O positioning circuit |
| US09/116,878 US6285602B1 (en) | 1998-01-05 | 1998-07-16 | Semiconductor memory device provided with I/O clamp circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10000109A JPH11203870A (ja) | 1998-01-05 | 1998-01-05 | Ｉ／ｏクランプ回路を備えた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11203870A true JPH11203870A (ja) | 1999-07-30 |
Family
ID=11464918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10000109A Withdrawn JPH11203870A (ja) | 1998-01-05 | 1998-01-05 | Ｉ／ｏクランプ回路を備えた半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6285602B1 (ja) |
| JP (1) | JPH11203870A (ja) |
| KR (1) | KR100282761B1 (ja) |
| TW (1) | TW384478B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102270491B (zh) * | 2011-03-10 | 2015-09-09 | 上海华虹宏力半导体制造有限公司 | 带源线电压补偿的闪存写入电路 |
| US8553472B2 (en) | 2011-12-05 | 2013-10-08 | Apple Inc. | Memory with a shared I/O including an output data latch having an integrated clamp |
| US9805786B1 (en) | 2017-01-06 | 2017-10-31 | Micron Technology, Inc. | Apparatuses and methods for a memory device with dual common data I/O lines |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02103797A (ja) | 1988-10-12 | 1990-04-16 | Hitachi Ltd | センスアンプ回路 |
| JPH03154291A (ja) | 1989-11-10 | 1991-07-02 | Seiko Epson Corp | プリチャージ検出回路 |
| US5260904A (en) * | 1990-05-31 | 1993-11-09 | Oki Electric Industry Co., Ltd. | Data bus clamp circuit for a semiconductor memory device |
| US5369613A (en) * | 1990-06-04 | 1994-11-29 | Nec Corporation | Semiconductor memory device having clamping circit for suppressing potential differences between pairs of data I/O lines |
| JPH0474382A (ja) * | 1990-07-17 | 1992-03-09 | Fujitsu Ltd | 半導体記憶装置 |
| JP2968826B2 (ja) | 1990-08-31 | 1999-11-02 | 富士通株式会社 | カレントミラー型増幅回路及びその駆動方法 |
| JP2672721B2 (ja) | 1991-05-27 | 1997-11-05 | 株式会社東芝 | センスアンプ回路 |
| JPH0636570A (ja) * | 1992-07-16 | 1994-02-10 | Mitsubishi Electric Corp | 半導体記憶装置のセンスアンプ回路 |
| JP2963282B2 (ja) | 1992-08-17 | 1999-10-18 | 松下電器産業株式会社 | センス回路 |
| KR0158027B1 (ko) * | 1993-12-29 | 1999-02-01 | 모리시다 요이치 | 반도체집적회로 |
| JP3478917B2 (ja) | 1995-12-20 | 2003-12-15 | 株式会社日立製作所 | センスアンプ回路 |
-
1998
- 1998-01-05 JP JP10000109A patent/JPH11203870A/ja not_active Withdrawn
- 1998-05-25 KR KR1019980018775A patent/KR100282761B1/ko not_active IP Right Cessation
- 1998-05-25 TW TW087108049A patent/TW384478B/zh not_active IP Right Cessation
- 1998-07-16 US US09/116,878 patent/US6285602B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990066688A (ko) | 1999-08-16 |
| US6285602B1 (en) | 2001-09-04 |
| KR100282761B1 (ko) | 2001-03-02 |
| TW384478B (en) | 2000-03-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100467918B1 (ko) | 낮은동작전압에서유효한전압변환회로를구비한반도체집적회로 | |
| JP4353621B2 (ja) | 半導体装置 | |
| US6515461B2 (en) | Voltage downconverter circuit capable of reducing current consumption while keeping response rate | |
| US6937088B2 (en) | Potential generating circuit capable of correctly controlling output potential | |
| KR0155078B1 (ko) | 강전계용의 mos 회로를 갖춘 반도체 회로 | |
| KR910005599B1 (ko) | 고밀도 반도체 메모리장치의 전원 공급전압 변환회로 | |
| US5834974A (en) | Differential amplifier with reduced current consumption | |
| US6798276B2 (en) | Reduced potential generation circuit operable at low power-supply potential | |
| JP3532721B2 (ja) | 定電圧発生回路 | |
| JP3760104B2 (ja) | 昇圧電圧発生回路 | |
| JP3536515B2 (ja) | 半導体記憶装置 | |
| JPH07296583A (ja) | 半導体集積回路 | |
| KR950005171B1 (ko) | 전류 미러 증폭회로 및 그의 구동 방법 | |
| US5682117A (en) | Half power supply voltage generating circuit in a semiconductor memory device | |
| KR100282761B1 (ko) | I/o 클램프 회로를 구비한 반도체 메모리 장치 | |
| KR100223849B1 (ko) | 반도체 메모리장치 | |
| JP4259739B2 (ja) | 半導体記憶装置 | |
| US5771198A (en) | Source voltage generating circuit in semiconductor memory | |
| JP2001229676A (ja) | 集積回路 | |
| JP3053178B2 (ja) | 半導体集積回路 | |
| JP3212622B2 (ja) | 半導体集積回路装置 | |
| KR930006621B1 (ko) | 반도체 메모리 장치의 센스앰프 제어회로 | |
| JP2002074958A (ja) | センスアンプ回路 | |
| JPH03183098A (ja) | センスアンプ回路 | |
| KR100386620B1 (ko) | 에스램(ｓｒａｍ)의 전원 전압 제어 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050405 |