KR100256295B1 - 에스램 회로 - Google Patents
에스램 회로 Download PDFInfo
- Publication number
- KR100256295B1 KR100256295B1 KR1019960022879A KR19960022879A KR100256295B1 KR 100256295 B1 KR100256295 B1 KR 100256295B1 KR 1019960022879 A KR1019960022879 A KR 1019960022879A KR 19960022879 A KR19960022879 A KR 19960022879A KR 100256295 B1 KR100256295 B1 KR 100256295B1
- Authority
- KR
- South Korea
- Prior art keywords
- transistors
- pass
- transistor
- circuit
- load device
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
본 발명은 개선된 에스램 회로가 개시된다. 본 발명의 구성은, 워드라인; 비트 라인; 워드 라인에 신호가 인가됨에 따라 턴온되는 제 1 및 제 2 패스 트랜지스터; 제 1 또는 제 2 패스 트랜지스터의 일측단과 각각 연결되고, 제 1 또는 제 2 패스 트랜지스터의 동작에 따라 비트 라인의 정보가 인가되는 제 1 및 제 2 풀 다운 트랜지스터; 제 1 또는 제 2 패스 트랜지스터와, 제 1 또는 제 2 풀 다운 트랜지스터가 접속된 부분에 일측단이 접속되고, 타측은 전원 라인과 연결되는 제 1 및 제 2 부하 디바이스 포함하는 에스램 회로에 있어서, 전원 라인과 제 1 부하 디바이스 및 제 2 부하 디바이스가 연결된 노드 사이에 전압 강하 수단을 구비하는 것을 특징으로 한다.
Description
제1도는 종래의 에스램 회로를 개략적으로 나타낸 회로도.
제2도는 본 발명에 따른 개선된 에스램을 나타낸 회로도.
〈도면의 주요부분에 대한 부호의 설명〉
10 : 제 1 노드 20 : 제 2 노드
30 : 제 3 노드 100 : 전압 강하 수단
[발명의 기술분야]
본 발명은 에스램 회로에 관한 것으로, 보다 구체적으로는, 스탠 바이커런트를 최소화할 수 있는 에스램 회로에 관한 것이다.
[종래 기술]
일반적으로 에스램은 디램과 달리 주기적으로 저장된 정보를 재충전시킬 필요 없으며, 디램에 비하여 설계가 용이하며, 잠재적인 문제가 적게 발생하는 장점이 있으며, 빠른 스피드와 저전력 소모 및 단순 작동으로 소자를 구동시킬 수 있으므로 매우 각광받는 메모리 소자이다.
일반적인 에스램은 2개 풀 다운 트랜지스터와, 2개의 부하 디바이스 및 두개의 패스 트랜지스터를 포함한다. 이러한 셀의 특성은 크로스 커플된 연결이 요구된다.
종래의 에스램의 구성은, 제 1 도에 도시된 바와 같이, 2개의 패스게이트 트랜지스터인 Q1, Q2는 워드 라인(이하 WL로 표시함)과 연결되고, 2개의 패스 게이트 트랜지스터 Q1, Q2의 일측은 빌 라인과, 타측은 각각의 풀 다운 트랜지스터인 Q3, Q4와 연결된다. 여기서 빌 라인은 BL. BL-1(이하 BL*로 표기)로 표시되고, 트랜지스터 Q1과 Q3는 공통노드 1을 공유하며, 이 공통 노드 1에는 부하 저항 R1과 트랜지스터 Q4의 게이트 전극이 연결된다. 마찬가지로 트랜지스터 Q2와 Q4는 공통 노드 2을 공유하며, 이 공통 노드 3에는 부하 저항 R2와 트랜지스터 Q3의 게이트 전극이 연결된다.
이러한 구성을 갖는 에스램은 WL의 "하이"일 경우 동작되고, WL이 "하이" 이고 BL이 "하이"를 나타내면, 공통 노드 1은 Q1이 동작되어 BL의 신호인 "하이" 띠게 되고, 공통 노드 2와 이와 반대로 BL*의 신호가 Q2를 통하여 나타내어 지므로 "로우" 신호가 나타내게 된다.
[발명이 이루고자 하는 기술적 과제]
그러나, 상기와 같은 종래의 에스램 회로는, 상기의 동작 설명과 같이, 공통 노드 1에는 "하이" 신호를 띠게 되고, 공통 노드 3에는 "로우"신호를 띠게 되어도, 공통 노드 3에 연결된 부하 저항 R2에는 Vcc 전원 전압으로 부터 분배된 스탠 바이 커런트(stand by current)가 흐르고 있게 된다. 이때, R2에 흐르는 스탠 바이 커런트의 양(IR2)은 R1과 병렬로 연결된것에 의하여, 전압은 고르게 분포되고, 이에 따라 IR2는 Vcc/R2이 된다. 이에 따라, 에스램 회로의 수율 감소 및 파워 소모량이 증대되는 문제점이 발생되었다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 부하 저항 R2에 걸리는 전류량을 최소화하여, 에스램의 수율 및 파워 소모량을 개선시킬 수 있는 에스램 회로를 제공하는 것을 목적으로 한다.
[발명의 구성 및 작용]
상기한 본 발명의 목적을 달성하기 위하여, 워드라인; 비트 라인; 워드 라인에 신호가 인가됨에 따라 턴온되는 제 1 및 제 2 패스 트랜지스터; 제 1 또는 제 2 패스 트랜지스터의 일측단과 각각 연결되고, 제 1 또는 제 2 패스 트랜지스터의 동작에 따라 비트 라인의 정보가 인가되는 제 1 및 제 2 풀 다운 트랜지스터; 제 1 또는 제 2 패스 트랜지스터와, 제 1 또는 제 2 풀 다운 트랜지스터가 접속된 부분에 일측단이 접속되고, 타측은 전원 라인과 연결되는 제 1 및 제 2 부하 디바이스 포함하는 에스램 회로에 있어서, 전원 라인과 제 1 부하 디바이스 및 제 2 부하 디바이스가 연결된 노드 사이에 전압 강하 수단을 구비하는 것을 특징으로 한다.
즉, 본 발명에 의하면, 부하 저항과 전원 라인 사이에 직렬로 연결된 모스 트랜지스터로 구비된 전압 강하 수단에 의하여, 모스 트랜지스터의 문턱 전압 만큼 전원 전압을 강하시키므로써, 에스램 구동시 스탠 바이 커런트를 최소화할 수 있다.
이에 따라, 에스램의 수율 및 저전력 구동이 가능해진다.
[실시예]
이하, 첨부한 도면에 의거하여, 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 제 2 도는 본 발명에 따른 개선된 에스램을 나타낸 회로도를 나타낸 것이다.
먼저, 본 발명의 구성은, 워드 라인(WL)과 게이트 전극단이 연결되어, 에스램의 동작을 결정하는 제 1 및 제 2 패스 게이트 트랜지스터(Q1,Q2: 이하 Q1,Q2,)와 Q1 또는 Q2와 연결되고, Q1 또는 Q2는 패스트랜지스터의 동작에 따라 비트 라인(이하, BL,BL*)의 신호가 인가되는 제 1 및 제 2 풀 다운 트랜지스터(이하 Q3,Q4)와, Q1과 Q3가 접속된 부분과, Q2와 Q4가 접속된 부분 및 전원(Vcc) 사이에 연결되는 각각 연결되는 제 1 및 제 2 부하 디바이스(이하 R1,R2)와, 전원(Vcc)와 R1,R2 사이에 전압 강하 수단(100)이 구비된다. 이때, 미설명 부호 10은 Q1의 드레인(또는 소오스)과 Q3의 드레인(또는 소오스)과 R1의 일측단 및 Q4의 게이트 전극이 연결된 제 1 노드이고, 20은 Q2의 드레인(또는 소오스)과 Q4의 드레인(또는 소오스)와 R2의 일측단 및 Q3의 게이트 전극이 연결된 제 2 노드이고, 30은 R1와 R2와 전압 강하 수단(100)이 접속된 제 3 노드이다.
상기 전압 강하 수단은 적어도 한개 이상 바람직하게는 직렬로 연결되 2개의 N 모스 트랜지스터(T1, T2)이고, 이때의 T1, T2는 게이트 전극단과 드레인 전극단이 연결된다.
이와 같은 구성을 갖는 본 발명의 에스램 회로의 동작은, WL의 "하이"일 경우 동작되고, WL이 "하이" 이고 BL이 "하이"를 나타내면, 공통 노드 1은 Q1이 동작되어 BL의 신호인 "하이" 띠게 되고, 공통 노드인 제 2 노드 20은 이와 이와 반대로 BL*의 신호가 Q2를 통하여 나타내어 지므로 "로우" 신호가 나타내게 된다. 이때, R2에 걸리는 전압은 전압 강하 수단(100)에 일정 크기 즉, N모스 트랜지스터의 문턱전압(Vt)만큼 전압이 강하된 값이다.
즉, 본 실시예에서는 전압 강하 수단에 두 개의 모스 트랜지스터가 직렬로 연결되어 있으므로, 제 3 노드(30)에 걸리는 전압 Vcc-2Vt가 되고, 이에 따라 R2에 흐르는 종래의 Vcc/R2에서 2Vt/R2만큼 감소된값이 흐르게 된다.
[발명의 효과]
상술한 바와 같이, 본 실시예에 의하면, 부하 저항과 전원 라인 사이에 직렬로 연결된 모스 트랜지스터로 구비된 전압 강하 수단에 의하여, 모스 트랜지스터의 문턱 전압 만큼 전원 전압을 강하시키므로써, 에스램 구동시 스탠 바이 전류량을 최소화할 수 있다.
이에 따라, 에스램의 수율 및 저전력 구동이 가능해진다.
또한 본 발명은 상기 실시예만 한정되는 것은 아니라, 본 발명에서는 부하 디바이스로 부하 저항을 이용하였지만, 부하 저항 이외에도, P모스 트랜지스터, 박막 트랜지스터등 동일하게 적용될 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (6)
- 워드라인; 비트 라인; 워드 라인에 신호가 인가됨에 따라 턴온되는 제 1 및 제 2 패스 트랜지스터; 제 1 또는 제 2 패스 트랜지스터의 일측단과 각각 연결되고, 제 1 또는 제 2 패스 트랜지스터의 동작에 따라 비트 라인의 정보가 인가되는 제 1 및 제 2 풀 다운 트랜지스터; 상기 제 1 또는 제 2 패스 트랜지스터와, 제 1 또는 제 2 풀 다운 트랜지스터가 접속된 부분에 일측단이 접속되고, 타측은 전원 라인과 연결되는 제 1 및 제 2 부하 디바이스 포함하는 에스램 회로에 있어서, 전원 라인과 제 1 부하 디바이스 및 제 2 부하 디바이스가 연결된 노드 사이에 전압 강하 수단을 구비하는 것을 특징으로 하는 에스램 회로.
- 제1항에 있어서, 상기 전압 강하 수단은 적어도 하나 이상의 직렬로 연결된 모스 트랜지스터로 구비되는 것을 특징으로 하는 에스램 회로.
- 제2항에 있어서, 상기 모스 트랜지스터는 게이트 전극과 드레인 전극이 연결된 구조를 갖는 모스 트랜지스터인 것을 특징으로 하는 에스램 회로.
- 제1항에 있어서, 상기 부하 디바이스는 고 저항인 것을 특징으로 하는 에스램 회로.
- 제1항에 있어서, 상기 부하 디바이스는 P모스 트랜지스터인 것을 특징으로 하는 에스램 회로.
- 제1항에 있어서, 상기 부하 디바이스는 박막 트랜지스터인 것을 특징으로 하는 에스램 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960022879A KR100256295B1 (ko) | 1996-06-21 | 1996-06-21 | 에스램 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960022879A KR100256295B1 (ko) | 1996-06-21 | 1996-06-21 | 에스램 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980005009A KR980005009A (ko) | 1998-03-30 |
| KR100256295B1 true KR100256295B1 (ko) | 2000-05-15 |
Family
ID=19462839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960022879A KR100256295B1 (ko) | 1996-06-21 | 1996-06-21 | 에스램 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100256295B1 (ko) |
-
1996
- 1996-06-21 KR KR1019960022879A patent/KR100256295B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR980005009A (ko) | 1998-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0209051B1 (en) | Sense amplifier circuit | |
| US5583821A (en) | Storage cell using low powered/low threshold CMOS pass transistors having reduced charge leakage | |
| JP3416062B2 (ja) | 連想メモリ（ｃａｍ） | |
| KR910009442B1 (ko) | 반도체 기억장치 | |
| JP4191278B2 (ja) | 高速書込みリカバリを備えたメモリ装置および関連する書込みリカバリ方法 | |
| US5257232A (en) | Sensing circuit for semiconductor memory with limited bitline voltage swing | |
| EP0045215A2 (en) | Active pull-up circuit | |
| KR980011418A (ko) | 감지 회로 | |
| KR100203717B1 (ko) | 반도체 기억장치의 데이터버스 클램프회로 | |
| EP0073677B1 (en) | A mis transistor circuit including a voltage holding circuit | |
| US6628162B2 (en) | Semiconductor integrated circuit | |
| JP2934448B2 (ja) | 半導体集積回路 | |
| US5610540A (en) | Low power sensor amplifier for gain memory cells | |
| EP0187246A2 (en) | Precharge circuit for bit lines of semiconductor memory | |
| JPH09185886A (ja) | データ保持回路 | |
| JP3308572B2 (ja) | 半導体装置 | |
| KR0154755B1 (ko) | 가변플레이트전압 발생회로를 구비하는 반도체 메모리장치 | |
| US6898136B2 (en) | Semiconductor memory device, capable of reducing power consumption | |
| JPH02302993A (ja) | 電源電圧追跡回路及びそれを適用したランダムアクセスメモリ装置 | |
| US5771198A (en) | Source voltage generating circuit in semiconductor memory | |
| KR100256295B1 (ko) | 에스램 회로 | |
| JPH0217872B2 (ko) | ||
| US5768200A (en) | Charging a sense amplifier | |
| JP3256868B2 (ja) | スタティック形半導体メモリ | |
| KR0170694B1 (ko) | 반도체 메모리 장치의 센스 증폭기 풀다운 구동회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080102 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |