KR930004669B1 - 시리얼 액세스 메모리로 이루어진 반도체 기억장치 - Google Patents

시리얼 액세스 메모리로 이루어진 반도체 기억장치 Download PDF

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KR930004669B1
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후지쓰 브이 엘 에스 아이 가부시끼가이샤
나까노 히로유끼
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Abstract

내용 없음.

Description

시리얼 액세스 메모리로 이루어진 반도체 기억장치
제1도는 SAM으로 이루어진 종래의 반도체 기억장치의 실시예의 구성을 나타내는 회로도.
제2도는 제1도에 나타낸 장치의 작동을 설명하기 위한 파형도.
제3a도 내지 제3f도는 제1도에 나타낸 장치의 문제점을 설명하기 위한 파형도.
제4도는 본 발명의 실시예로서 SAM으로 구성된 반도체 기억장치의 구성을 나타내는 회로도.
제5도는 제1도에 나타낸 제어회로의 구성을 나타내는 회로도.
제6도는 제4도에 나타낸 포인터의 구성을 나타내는 회로도.
제7도의 (a) 내지 제7도의 (k)는 제4도에 나타낸 장치의 작동을 설명하기 위한 파형도.
제8도는 본 발명의 다른 실시예의 구성을 나타내는 회로도.
제9도는 제8도에 나타낸 버스선택 회로의 구성을 부분적으로 나타내는 회로도.
제10도의 (a) 내지 제10도의 (n)는 제8도에 나타낸 장치의 작동을 설명하기 위한 파형도.
제11도는 제4도에 나타낸 실시예를 변경하여 그 구성을 나타낸 회로도.
제12도는 제4도에 나타낸 실시예를 또 다르게 변경하여 그 구성을 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명
44,44a,44b : 제2메모리셀어레이 MC1-MCn : 시리얼 액세스 셀 메모리
Figure kpo00001
: 제1데이터 버스
Figure kpo00002
: 제2데이터 버스
Figure kpo00003
: 제3데이터 버스
45,45´,45a,45b,46,57,57a,57b,58,60,60´ : 버스 스위칭 제어회로
57 : 포인터 46,59 : 멀티플렉서
60 : 제어회로 SO: 제1제어클럭
SE: 제2제어클럭 SX: 제3제어클럭
RC : 리셋회로 S1-Sn: 버스선택신호
Figure kpo00004
: 외부제어신호
본 발명은 반도체 기억장치에 관한 것으로, 더욱 상세히 말하자면, 데이터의 통상의 랜덤 액세스를 위해 사용되는 램(RAM)과 함께 데이터의 시리얼 액세스를 위해 사용되는 시리얼 액세스 메모리(SAM)을 포함하고 있는 기억장치에 관한 것이다.
일반적으로, 화상정보처리를 위한 프레임버퍼와 같은 기억장치로서 사용되는 반도체 기억장치는 디스플레이의 화상면상에 디스플레이 속도와 일치하는 빠른 속도로 데이터 판독작업은 수행할 것이 요구된다. 예를 들면, 512×512의 픽셀(pixels)을 가진 디스플레이에 있어서, 데이터가 약 48ns의 주기로 데이터를 판독해내지 못하면 화상면상에 플리커(flicker)가 발생한다. 화상메모리에 시의 판독속도는 통상의 다이나믹 램의 판독속도보다 열배정도 빠르다. 또한 프레임버퍼로 부터의 디스플레이 데이터를 매우 빠른속도로 직렬식으로 판독하면서, 동시에 버퍼내에 데이터를 기억시켜야 한다.
램은 하나이상의 입/출력 포트가 제공되어 있지 않기 때문에 통상의 다이나믹램을 사용하여 읽기/쓰기 작업을 현실화시키기 위해서는 라인을 리트레이스 하기 위한 주기를 활용하기 위해 측정하거나, 또는 특별한 방법에 의하여 시간분배처리를 할 수 있도록 하여야 한다. 이러한 것은 데이터를 쓰거나 변화시키는 효율을 개선시키는 것을 어렵게 한다.
상기의 요구조건을 만족하는 프레임버퍼로는 소위 이중 포트 형태의 반도체 기억장치가 알려져 사용되고 있으며, 이러한 것에는 다이나믹램을 위한 램덤 액세스 포트와 샘(SAM)을 위한 시리얼 액세스 포트가 구비되어 있다.
이러한 종류의 반도체 기억장치의 공지된 실시예에서 샘은 램과 시리얼 입/출력단자 사이에 제공되어 있고, 램에 있는 하나의 열(row)과 대응되는 메모리셀을 구비하고 있으며, 시리얼데이터를 전송하기 위한 데이터 버스는 SAM과 입/출력단자 사이에 제공되어 있고 두개의 시스템으로 나누어져 있다. 그러한 시스템중의 하나는 SAM에 있는 홀수 어드레스에 대응되는 비트데이터를 할당하는 데이터버스이며, 다른 하나는 SAM에 있는 짝수 어드레스에 대응되는 비트데이터를 할당하는 데이터 버스이다.
이러한 배열에 있어서, 데이터는 RAM에 있는 임의의 한열의 단위로 RAM과 SAM간에 전송된다. 예를들어, 디스플레이가 시리얼 입/출력단자와 연결되어 있고, RAM에 있는 데이터가 디스플레이로 전송된다고 가정하면, 처음에 RAM에 있는 데이터는 하나의 열의 단위로 판독되어 SAM에 저장된 다음 저장된 데이터는 미리 정해진 헤드어드레스에 대응되는 비트데이터로부터 시작되는 일련의 시리얼 데이터로서 판독되어 데이터버스를 경유하여 디스플레이로 전송된다. 이러한 경우에 있어서, RAM과 SAM간의 데이터 전송이 수행할때는 SAM과 시리얼 입/출력단자 간의 시리얼 데이터 전송은 수행되지 않는 반면, SAM과 시리얼 입/출력단자간의 시리얼 데이터 전송이 수행될때는 RAM과 SAM간의 데이터전송은 수행되지 않는다. 따라서, 시리얼 데이터 전송이 수행되고 있을때, RAM과 SAM은 서로 독립적인 기능을 수행하므로, RAM에 데이터를 자유스럽게 써넣을 수 있다. 이러한 것은 데이터를 쓰거나, 변화시키는 효율을 개선시키는데 기여를 한다.
또한 시리얼 데이터 전송작업에 있어서, SAM으로부터의 각각의 비트데이터 출력은 홀수 어드레스에 대한 제1데이터 버스와 짝수 어드레스에 대한 제2데이터 버스에서 번갈아 판독된다. 즉, 제1데이터버스가 시리얼 데이터 전송을 하는데 사용될때, 제2데이터 버스는 정지상태에 있게되며, 반대로 제2데이터버스가 시리얼 데이터 전송을 하는데 사용될때, 제1데이터 버스는 정지상태에 있게된다. 따라서, 이러한 데이터 비스중의 하나가 시리얼 데이터 전송을 하고 있을때 다른 데이터 버스는 리셋 상태가 되어 다음 시리얼 데이터 전송을 하기 위한 준비를 한다. 이러한 것은 데이터를 매우 빠른 속도로 판독하는데 기여를 한다. 그 결과로서, 시리얼 입/출력단자에서 인터럽션(Interruption)이 발생되도록 하는일 없이, 일련의 시리얼 데이터가 얻어진다.
그러나, 반도체 기억장치는 시리얼 데이터 전송이 여러개의 비트데이터의 데이터 블록단위로 반복되어 수행된다는 문제가 생기는 두개의 시스템으로 나누어진 데이터버스를 가지고 있다. 예를들면, 이송데이터 블록의 마지막 어드레스와 다음 데이터 블록의 헤드어드레스가 홀수 또는 짝수 어드레스와 일치하는 곳에서 각각의 비트데이터는 직렬로 동등한 데이터버스상에 나타나게 되므로, 데어터 버스에 관한 리셋 기간동안 안전하게 비트데이터를 기억시키는 것이 불가능하게 된다. 이러한 점을 제거하기 위해서는, 다음 데이터블록은 데이터버스를 리셋시키는데 필요한 시간주기만큼 지연되어 출력되어야 한다. 그 결과로서, 미리 정해진 리셋기간과 동일한 인터럽션이 필연적으로 이송데이터 블록간에 발생한다. 이러한 것은 데이터의 판독속도를 감소시키므로 바람직스럽지 못하다.
본 발명의 목적은 시리얼데이터 전송을 하는데 있어서 이송데이터 블록간에 발생하는 인터럽션을 방지하여 데이터의 이송속도를 증가시키는 것이다.
상기의 목적은 이송데이터 블록의 헤드어드레스 또는 마지막 어드레스에 대응되는 정보를 전송하는 제3데이터버스를 제공하므로서 달성될 수 있다.
그러므로, 본 발명에 따른 반도체장치는 횡 방향과 종 방향으로 배열된 여러개의 랜덤 액세스 메모리셀을 가진 제1메모리셀 어레이 ; 제1메모리셀 어레이와 작동가능하게 접촉되고 제1메모리셀 어레이의 하나의 열과 대응되는 적어도 하나의 시리얼 액세스 메모리 셀을 가진 제2메모리셀 어레이 ; 홀수 어드레스와 대응하는 시리얼 액세스 메모리셀에 할당된 제1데이터버스 ; 짝수 어드레스와 대응하는 시리얼 액세스 메모리셀에 할당된 제2데이터 버스 ; 제1, 제2, 제3데이터 버스중의 하나와 각각의 시리얼 액세스 메모리셀의 접속을 제어하는 버스스위칭 제어회로를 구비하고 있으며, 버스스위칭 제어회로는 제1 및 제2데이터버스에 시리얼 액세스 메모리셀에 있는 각각의 비트 데이터를 직렬로 번갈아 출력시키며, 여러개의 이송데이터 블록이 제2메모리셀 어레이로부터 직렬로 판독되는 곳에 각각의 전송데이터 블록에 있는 헤드 또는 마지막 어드레스와 대응하는 적어도 하나의 특정한 시리얼 액세스 메모리 셀에 있는 비트데이터를 제3데이터버스에 출력시킨다.
본 발명의 다른 목적 및 특징은 첨부된 도면을 참고로 한 실시예에 의하여 아래에서 상세히 설명될 것이다.
본 발명의 바람직한 실시예는 명확히 이해하는 것을 돕기 위하여, 종래의 문제점을 제1도 내지 제3도를 참고로 하여 설명하겠다.
제1도는, SAM으로 된 종래의 기억장치의 회로구성을 나타내고 있다.
제1도에서, RAM 셀 어레이(10)는 여러개의 워드라인(W1-Wm)과 여러쌍의 비트라인
Figure kpo00005
사이의 교차점에 제공된 메모리셀(M)을 가지고 있다. 주변회로(11)는 하나의 워드라인과 한쌍의 비트라인을 선택하는 데코더장치를 구비하고 있다. SAM 셀 어레이(12)는 각 비트라인쌍에 대해 제공된 메모리셀(MC1-MCm)을 가지고 있다. 홀수 어드레스와 대응하는 메모리셀(MC1, MC3, MC5…Mn-1)은 한쌍의 데이터 라인
Figure kpo00006
(홀수 어드레스에 대한 데이터 버스)과 접속되어 있고, 짝수 어드레스와 대응하는 메모리셀(MC2, MC4, MC6…MCn)은 한쌍의 데이터라인
Figure kpo00007
(짝수 어드레스에 대한 데이터버스)과 접속되어 있다. 메모리셀(MC1-MCn)에 있는 각각의 비트데이터는 직렬로 판독된다. 시리얼 액세스 스트로브(SAS)신호를 받아들이는 클럭발생기(13)는 SAS신호의 주파수를 나누고, 한 클럭이 논리 “하이”(“H”)레벨일때 다른 한 클럭은 논리 “로우”(“L”)레벨이 되도록 하는 클럭(CKO) 및 (CKE)를 발생시킨다. N-채널 메탈 옥사이드 반도체(NMOS) 트랜지스터(16, 17, 18,19)를 구비한 멀티플렉서(14)는 각기 각각의 데이터라인
Figure kpo00008
의 직렬로 접속되어 있고, 버퍼(15)는 트랜지스터(16-19)와 시리얼 입/출력단자 사이에 접속되어 있다.
트랜지스터(16) 및 (17)은 클럭(CKE)에 응답하여 데이터 버스(DBO) 및
Figure kpo00009
가 폐쇄 또는 개방상태가 되도록 하는 반면, 트랜지스터(18) 및 (19)는 클럭(CKE)에 응답하여 데이터버스(DBE) 및
Figure kpo00010
가 폐쇄 또는 개방되도록 한다. P-채널 MOS(PMOS) 트랜지스터(20)를 구비하고 있는 리셋회로(reset circuit, RC)는 데이터 라인
Figure kpo00011
또는
Figure kpo00012
사이에 직렬로 접속되어 있고, PMOS 트랜지스터(21, 22)는 그것들 사이에 직결로 접속되어 있다. 클럭(CKO또는 CKE)이 “L”레벨일때 ; 리셋회로(RC)는 데이터라인
Figure kpo00013
또는
Figure kpo00014
와 단락회로 상태가 되어 그것들이 Vcc의 레벨로 되도록 한다. 즉, 리셋회로(RC)는 대응하는 데이터 버스가 리셋상태로 되도록 하는 기능을 한다.
상기의 배열에 있어서, RAM 셀 어레이(10)에 있는 데이터는 임의의 하나의 열, 즉 비트 데이터의 단위로 판독되어, SAM 셀 어레이(12)에 저장된다. 이러한 저장된 데이터는 SAS 신호에 응답하여 연속적으로 판독된다. 달리 말하자면, 제1도의 장치의 작동을 나타내는 타이밍 챠트를 도시하고 있는 제2도의 (a) 내지 제2도의 (f)와 같이, 클럭(CKO) 및 (CKE)는 SAS 신호가 상승하는 것과 동시에 번갈아 “H”레벨로 번갈아 상승된다.클럭(CKO)이 “H”레벨로 상승되면, 멀티플렉서(14)에 있는 트랜지스터(16) 및 (17)은 턴온되고, 리셋회로(RC)에 대응하는 트랜지스터(20), (21) 및 (22)는 턴 오프된다. 이러한 상태에서, SAM 셀 어레이(12)에 있는 홀수 어드레스에 대한 비트 데이터는 판독되어 버스
Figure kpo00015
와 버퍼(15)를 통하여 시리얼 입/출력단자로 전송된다. 마찬가지로, 클럭(CKE)이 “H”레벨일때, 짝수 어드레스에 대한 비트 데이터는 판독되어 데이터 버스
Figure kpo00016
와 버퍼(15)를 통하여 시리얼 입/출력장치로 전송된다.
그러므로, 제1도의 회로구성에 따르면, SAM 셀어레이(12)에 있는 비트 데이터가 번갈아 데이터 버스
Figure kpo00017
및
Figure kpo00018
에 연속적으로 출력되어 제2도의 (f)에 도시한 것과 같이 시리얼 입/출력단자에 인터럽션 없이 판독된다. 제2도의 (d) 및 제2도의 (e)에서는 리셋 상태를 유발하는 해당 데이터 버스에서의 리셋기간(tR)을 나타내고 있다.
다음, 제1도의 장치에서의 문제점을 제3도의 (a) 내지 제3도의 (f)를 참고로 하여 설명하겠다.
SAM 셀 어레이(12)에 저장된 n비트 데이터 중에 있는 비트 데이터(“1” 내지 “5”)는 제1전송 데이터 블록에 할당되며, 비트 데이터(“9”)다음의 비트 데이터는 제2전송 데이터 블록에 할당된다. 이러한 경우에, 제1전송 데이터 블록의 마지막 데이터와 제2전송 데이터 블록의 헤드 데이터는 홀수 어드레스를 동시에 차지하게 된다. 따라서, 비트 데이터(“5”) 및 (“9”)는 SAS 신호가 상승하는 것에 응답하여 데이터 버스에 출력되어 SAS 신호의 한 주기와 일치하는 리셋기간(tO)이 비트 데이터(“5”) 및 (“9”) 사이에 발생된다. 그 결과로서, SAS 신호의 한 주기와 같은 인터럽션이 시리얼 입/출력단자로 부터 출력되는 전송 데이터 블록간에 필연적으로 발생한다.
상기에서 설명된 실시예에서는 전송 데이터 블록의 갯수가 두개이지만, 상기의 인터럽션은 블록의 갯수가 증가하면 무시할 수 없을 정도의 범위까지 길어지게 된다. 이러한 것은 데이터 전송 속도를 낮추게 되므로 바람직하지 못하다.
본 발명의 바람직한 실시예를 제4도 내지 제7도의 (k)를 참고로 하여 상세히 설명하겠다. 제4도는 본 발명의 바람직한 실시예와 같이 SAM으로 구성한 반도체 기억장치를 나타내고 있다. 이러한 구성은 칩의 형태로 비디오 램장치에 적용되고 있다.
대략적으로 분류하자면, 제4도의 장치는 여러개의 워드라인(W1-Wn)과 여러쌍의 비트라인
Figure kpo00019
간의 교차점에 제공된 메모리셀(M)을 가진 RAM 셀 어레이 ; RAM 셀 어레이에 통상의 랜덤 억세스를 하기 위한 랜덤 억세스 포트부분 ; RAM셀 어레이의 하나의 열의 기억 용량과 일치하는 여러개의 메모리 셀(MC1-MCn)을 가진 SAM 셀 어레이(44) ; SAM 셀 어레이에 시리얼 데이터 억세스를 하기 위한 시리얼 억세스 포트부분으로 구성되어 있다. 랜덤 억세스 포트 부분은 “로”상태에서 활성화되는 열 어드레스 스트로브 신호(address strobe signal)
Figure kpo00020
가 떨어지는 것에 응답하여 열 어드레스 신호(ADR)를 입력시켜 열 어드레스 신호에 의하여 지정된 워드라인을 선택하여 선택된 워드라인을 활성화시키는 열 어드레스 데코더(41) ; “로”상태에서 활성화되는 종 어드레스 스트로브 신호
Figure kpo00021
가 떨어지는 것에 응답하여 종 어드레스 신호(ADC)를 입력시켜 종 어드레스 신호에 의하여 지정된 한쌍의 비트라인을 선택하여 선택된 한쌍의 비트라인을 활성화시키는 종 어드레스 데코더(42) ; 종 어드레스 데코더(42)와 통상의 랜덤 억세스 작업을 하는 외부장치간의 데이터(DIN/Dout)의 입출력을 효과적으로 수행하는 입/출력 게이트(I/O gate)와 버퍼(43)를 구비하고 있다.
시리얼 억세스 포트부분은 SAM 셀 어레이(44)에 있는 각 셀에 대해 제공된 선택회로(BS1-BSn)를 가진 버스 선택회로(45), 멀티플렉서(46), 세쌍의 데이터 라인
Figure kpo00022
, 각 데이터 라인 쌍의 단부와 중간에 제공된 6개의 리셋회로(RC), 각 선택회로(BS1-BSn)에 대해 제공된 포인터회로(pointer cirauit, P1-Pn)를 가진 포인터(57)와 제어회로(60)로 구성되어 있다. 첫번째 데이터 라인쌍(데이터 버스)
Figure kpo00023
은 멀티플렉서(46)와 홀수 어드레스에 대응하는 메모리셀(MC1, MC3, MC5…)에 접속된 버스 선택회로(BS1, BS3, BS5) 사이에 접속되어 있다. 두번째 데이터 라인쌍(데이터 버스)
Figure kpo00024
은 멀티플렉서(46)와 짝수 어드레스에 대응하는 메모리셀(MC2, MC4… MCn-1)에 접속된 선택회로(BS2, BS4, …BSn-1)사이에 접속되어 있다. 또한 세번째 데이터 라인쌍(데이터 버스)(
Figure kpo00025
)는 멀티플렉서(46)와 마지막 어드레스에 대응하는 메모리셀(MCn)에 접속된 마지막 버스 선택회로(BSn) 사이에 접속되어 있다. 이러한 실시예에서, 마지막 어드레스는 홀수 어드레스와 일치한다.
각각의 버스 선택회로(BS1-BSn)는 데이터 버스에 대응하는 대응 메모리셀(MC1-MCn)에 접속된 라인과 직렬로 접속된 한쌍의 NMOS 트랜지스터(T1, T2)를 구비하고 있다. 한쌍의 트랜지스터(T1, T2)는 대응 포인터회로(P1, Pn)로 부터 출력되는 버스 선택회로(S1-Sn)에 응답하여 턴온된다. 이때에 각각의 선택회로(BS1-BSn-1)는 홀수 어드레스에 대한 데이터 버스
Figure kpo00026
또는 짝수 어드레스에 대한 데이터 버스
Figure kpo00027
를 대응 SAM셀(MC1-MCn-1)과 접속하나 다른 선택회로(BSn)는 마지막 어드레스에 대한 데이터 버스(
Figure kpo00028
)를 SAM 셀(MCn)에 접속한다.
멀티플렉서(46)는 각각의 데이터라인
Figure kpo00029
에 각기 직렬로 접속된 NMOS 트랜지스터(48, 49, 50, 51, 52, 53), 트랜지스터(48-53)와 시리얼 입/출력단자 사이에 접속된 버퍼(47)를 구비하고 있다. 트랜지스터(48) 및 (49)는 제어회로(60)로 부터 출력되는 제어클럭(SO)에 응답하여 데이터 버스(DBO) 및
Figure kpo00030
가 폐쇄 또는 개방상태가 되도록 하며, 트랜지스터(50) 및 (51)은 제어회로(60)로 부터 출력되는 제어클럭(SE)에 응답하여 데이터 버스((DBE) 및
Figure kpo00031
가 폐쇄, 개방상태가 되도록 하고, 트랜지스터(52) 및 (53)은 제어회로(60)로 부터 출력되는 제어클럭(SX)에 응답하여 데이터 버스(DBX) 및
Figure kpo00032
가 폐쇄 또는 개방상태가 되도록 한다. 6개의 리셋회로(RC)는 각각 대응 데이터 라인쌍과 그것들 사이에 직렬로 접속된 PMOS 트랜지스터(55, 56)간에 직렬로 접속되어 있는 PMOS 트랜지스터(54)를 구비하고 있으며, 이것은 제어회로(60)로 부터의 제어클럭(So), (SE) 및 (SX)가 “L”레벨일때 대응 데이터 라인쌍이 단락회로가 되도록 하여 그것들을 리셋상태로 만든다.
다음, 제어회로(60)의 회로구성을 제5도를 참고로 하여 설명하겠다.
본 실시예에서 제어회로(60)는 시리얼 억세스 스트로브(SAS)신호의 상승에 대해 응답하여 SAM 셀 어레이(44)에 있는 홀수 어드레스를 나타내는 주파수 분주된 신호(ACK)커플을 발생시키는 주파수 분주회로(61), 인버터(67)의 출력신호에 응답하여 주파수 분주된 신호(ACK)를 제어클럭(SO)에 의해 멀티플렉서(46)에 전승하는 NMOS트랜지스터(62), 마지막 포인터 회로(Pn)로부터 공급되는 버스 선택회로(Sn)에 응답하여 제어클럭(SO)을 “L”레벨로 끌어내리는 NMOS트랜지스터(63), 주파수 분주된 신호(ACK)를 신호(BCK)로 반전시켜 SAM 셀 어레이(44)에 짝수 어드레스를 나타내도록 하는 인버터(64), 인버터(67)의 출력신호에 응답하여 제어클럭(SE)에 의해 신호(BCK)를 멀티플렉서(46)에 전송하는 NMOS트랜지스터(65) 버스선택신호(Sn)에 응답하여 제어클럭(SE)을 “L”레벨로 끌어내리는 NMOS트랜지스터(66)와 버스선택신호(Sn)에 응답하는 인버터(67)로 구성되어 있다. 다른 실시예에 관계되는 점선으로 나타낸 신호라인은 이후에서 설명하겠다.
제5도의 회로구성에 따르면, 포인터(57)로 부터 공급되는 버스선택신호(Sn)가 “L”레벨일때, 트랜지스터(62) 및 (65)는 인버터(67)를 경유하여 온 상태에 있게되고, 트랜지스터(63) 및 (66)은 오프상태에 있게되어 제어클럭(SO) 및 (SE)에 의해 각기 신호(ACK) 및 (BCK)가 계속 멀티플렉서(46)에 공급된다. 이러한 상태에서, 제3제어클럭(SX)은 “L”레벨로 된다. 버스선택신호(Sn)가 “H”레벨일때, 제어클럭(Sx) “H”레벨로 상승된다. 즉, 전체적으로 제어회로(60)는 상승하는 SAS신호에 응답하여 직렬로 번갈아 홀수 어드레스에 대한 제어클럭(SO)과 짝수 어드레스에 대한 제어클럭(SE)을 출력시키고, SAM 셀 어레이에 마지막 어드레스를 나타내는 신호(Sn)를 “H”레벨로 상승시키면 제어클럭(SO) 및 (SE)를 제3제어클럭(SX)로 대치하여 출력시킨다.
포인터(57)의 회로구성을 제6도를 참고로 하여 설명하겠다.
포인터(57)의 각 포인터 회로(P1-Pn)는 실질적으로 구조가 동일하며, 이러한 포인터 회로는 4개의 PMOS트랜지스터(Q1-Q4)와 8개의 NMOS트랜지스터(Q5-Q13)로 구성되어 있다. 트랜지스터(Q1) 및 (Q2) 각각의 소스는 고전압 공급 라인(Vcc)(5V)과 접속되어 있고, 각각의 드레인은 각기 트랜지스터(Q3, Q5및 Q4, Q6)를 경유하여 각기 저전압 공급 라인(Vss)(OV)과 접속되어 있다. 4개의 트랜지스터(Q3-Q6)은 플립플롭으로 구성되어 있다. 트랜지스터[Q7(Q8)]는 트랜지스터[Q5(Q6)]에 병렬로 접속되어 있다. 트랜지스터(Q9) 및 (Q11)은 플립플롭의 출력 노드중의 하나와 전압 공급라인(Vss)사이에 직렬로 접속되어 있는 반면, 트랜지스터(Q10) 및 (Q12)는 그것의 출력 노드중의 다른 하나와 라인(Vss)간에 직렬로 접속되어 있다.
트랜지스터(Q1) 및 (Q7)은 종 어드레스 데코더(42)로 부터 공급되는 대응데코드 신호(PCO-PCn-1)에 응답한다. 데코더(42)는 낮아지는 종 어드레스 스트로브 신호
Figure kpo00033
에 응답하여 종 어드레스 신호(ADC)를 판독하고, 판독한 것을 기초로 하여 n비트중의 한 비트를 선택한다. 따라서, 예를들면 종 어드레스 데코더(42)가 비트라인쌍(
Figure kpo00034
)을 선택할때에 대응 데코드 신호(PC2)는 “H”레벨로 상승하고, 다른 데코드 신호(PCO, PC1과 PC3-PCn-1)는 “L”상태를 유지한다. 트랜지스터(Q2) 및 (Q8)은 본 실시예에서 “L”레벨로 고정된 미리 정해진 레벨의 신호(PR)에 응답한다. 포인터회로(Pi)의 트랜지스터(Q9)는 앞의 포인터 회로(Pi-1)의 출력신호, 즉 버스선택회로(Si-1)에 응답하지만 제1포인터회로(P1)의 트랜지스터(Q9)는 고정된 레벨(Vss)에 응답한다. 각 포인터회로(P1-Pn)의 트랜지스터(Q10)는 각기 신호(SL1-SLn)에 응답한다. 본 실시예에서 신호(SLi)는 다음의 포인터 회로(Pi≠1)의 출력신호, 즉 버스선택신호(Si≠1)에 응답하지만, 마지막 포인터 회로(Pi)에 있는 신호(SLi)은 “H”레벨로 고정된다. 홀수 어드레스에 대한 포인터 회로(P1, P3, P5…, Pi)의 트랜지스터(Q11)는 제어회로(60)로 부터 공급되는 신호(ACK)에 응답하며, 그것의 트랜지스터(Q12)는 제어회로(60)로부터 공급되는 신호(BCK)에 응답한다. 이와 반대로, 짝수 어드레스에 대한 포인터 회로(P2, P4, P6…, Pn-1)의 트랜지스터(Q11)는 신호(BCK)에 응답하고, 그것의 트랜지스터(Q12)는 신호(ACK)에 응답한다.
예를들어, 제6도의 구성에 따르면, 데코드 신호(PC1)가 “H”레벨로 상승하면, 포인터 회로(P2)에 있는 트랜지스터(Q7)가 턴온되므로, 트랜지스터(Q4)도 턴온된다. 신호(PR)가 “L”레벨이므로, 회로(P2)의 출력신호, 즉 버스선택회로(S2)는 “H”레벨로 상승한다. 이때에, 홀수 어드레스에 대한 신호(ACK)는 “L”레벨로 되고, 짝수 어드레스에 대한 신호(BCK)는 “H”레벨로 된다. 그러므로, “H”레벨의 신호(S2)가 앞의 포인터 회로(P1)에 있는 트랜지스터(Q10)에 가해지면, 버스선택신호(S1)는 “L”레벨로 낮아진다. 또한 “H”레벨의 신호(S2)가 다음의 포인터 회로(P3)에 있는 트랜지스터(Q9)에 가해진다. 신호(ACK)가 다음에 상승되는 SAS신호(제5도 참조)에 응답하여 “H”레벨로 상승하면, 포인터 회로(P3)에 있는 트랜지스터(Q9) 및 (Q11)이 온 상태가 되므로, 트랜지스터(Q7)의 드레인은 “L”레벨로 떨어진다. 그 결과로서, 회로(P3)의 트랜지스터(Q4)가 턴온되므로 버스 선택신호(S3)는 “H”레벨로 상승한다. 이때에 신호(ACK)는 “H”레벨로 된다. 그러므로, “H”레벨의 신호(S3)가 앞의 회로(P2)에 있는 트랜지스터(Q10)에 가해지면, 버스선택신호(S2)는 “L”레벨로 낮아진다.
그러므로, 포인터(57)전체는 일종의 프리셋 카운터로서의 기능을 한다. 즉, RAM과 SAM간의 전송모드에서, 떨어지는 신호
Figure kpo00035
로 입력되는 종 어드레스 신호(ADC)를 판독한 것을 기초로 하여 종 어드레스 데코더(42)로 부터 공급되는 데코드 신호(PCO-PCn-1)가 포인터(57)에 입력될때, 대응 포인터 회로(P1-Pn)의 버스선택신호(S1-Sn)는 “H”레벨, 즉 “1”로 프리셋된다. 임의의 포인터 회로가 신호
Figure kpo00036
가 떨어지는 타이밍에 따라 프리셋 상태로 되면, 포인터(57)는 신호(ACK) 또는 (BCK)에 응답하여 하나씩 프리셋 값을 상향계수하여 연속적으로 각각의 선택신호(S1-Sn)을 출력시킨다. 예를들면, 제1회로(P1)에 대한 프리셋 값이 “1”일때, 버스선택신호(S1)가 첫번째로 “H”레벨로 상승되고, 다음에 신호(S2), (S3)…(Sn)이 연속적으로 “H”레벨로 상승한다. 마지막 선택신호(Sn)가 출력되면, 그것은 제어회로(60)에 공급되어 제어클럭(SX)(제5조 참조)에 따라 멀티플렉서(46)로 전송된다.
다음, 제4도의 장치의 작동을 제7도의 (a) 내지 제7도의 (k)를 참고로 하여 설명하겠다.
상기의 실시예에서, SAM 셀 어레이(44)에 저장된 비트데이터 중에 비트데이터(“n-4”) 내지 (“n”)이 제1전송데이터 블록에 할당되고, 그것중의 비트데이터(“n-2”) 내지 (“n”)이 제2전송데이터 블록에 할당되었다고 가정한다. 이러한 경우에 있어서는 종 어드레스 데코더(42)가 비트 데이터터(“n-4”) 내지 (“n-2”)에 대응하는 비트 테이터쌍
Figure kpo00037
을 선택하는 시간에 종 어드레스 스트로브 신호
Figure kpo00038
를 “L”레벨로 낮추어야만 한다.
처음, 신호
Figure kpo00039
가 SAS신호가 처음 상승하는 것과 동시에 “L”레벨로 되면, 대응 포인터회로(PCn-4)(제6도 참조)의 데코드 신호(PCn-5)가 “H”레벨로 되므로 대응선택신호(Sn-4)는 “H”레벨로 상승한다. 그 결과로서, 대응버스 선택회로(BSn-4)의 트랜지스터(T1) 및 (T2)과 턴온되므로 대응 SAM 셀(MCn-4)의 비트데이터(“n-4”)는 홀수 어드레스에 대한 데이터버스
Figure kpo00040
상에서 판독된다. 한편, 제1SAS신호가 “H”레벨로 상승되면, 홀수 어드레스에 대한 제어클럭(S0)이 제어회로(66)으로부터 출력된다. 따라서, 멀티플렉서(46)에 있는 트랜지스터(48) 및 (49)가 턴온되므로 대응리셋회로(RC)는 기능을 수행하지 못한다. 그 결과로서, 데이터버스
Figure kpo00041
상의 비트데이터(“n-4”)는 멀티플렉서(46)를 경유하여 시리얼 입/출력단자로 출력된다. 다음, 제2SAS신호가 “H”레벨로 상승하면, 다음 선택신호(Sn-3)(도시안됨)가 “H”레벨로 상승하게 되므로 비트데이터(“n-3”)가 짝수 어드레스에 대한 데이터 버스(
Figure kpo00042
)상에서 판독한다. 한편, 짝수 어드레스에 대한 제어클럭(SE)때문에, 멀티플렉서(46)에 있는 트랜지스터(50) 및 (51)만이 턴온된다. 그 결과로서, 데이터 버스(
Figure kpo00043
)상의 비트 데이터(“n-3”)는 시리얼 입/출력 단자에 출력된다. 마찬가지로, 비트 데이터(“n-2”) 및 (“n-1”)도 데이터 버스
Figure kpo00044
및
Figure kpo00045
상에서 각기 판독되어 연속적으로 시리얼 입/출력단자로 출력된다. 따라서 비트 데이터(“n-4”) 내지 (“n-1”)은 제7도의 (k)에 나타낸 바와같이 인터럽션 없이 시리얼 입/출력 단자로 출력된다.
제5SAS신호가 “H”레벨로 상승되면, 마지막 포인터회로(Pn)가 기능을 수행하므로, 선택신호(Sn)는 “H”레벨로 상승한다. 그 결과로서, 마지막 선택회로(BSn)의 트랜지스터(T1) 및 (T2)가 턴온되므로 비트데이터(“n”)는 제3데이터버스(DBX, DBX)상에서 판독된다. 이와동시에, 제어회로(60)는 제어클럭(S0) 및 (SE)를 “L”레벨로 끌어내리고 “H”레벨의 제어클럭(SX)를 출력한다. 멀티플렉서(46)에 있는 트랜지스터(52) 및 (53)이 “H”레벨의 제어클럭(SX)에 응답하여 턴온되면, 데이터 버스(DBX, DBX)상의 비트 데이터(“n”) 시리얼 입/출력 단자로 출력된다. 그러므로, 제7도의 (k)에 나타낸 것과 같이, 비트 데이터(“n”)는 비트 데이터(“n-1”)에 뒤이어 인터럽션 없이 입/출력단자로 출력된다.
또한, 마지막 비트 데이터(“n”)는 제3데이터 버스(DBX, DBX)를 경유하여 출력되는 반면, 데이터 버스(DBO, DBO) 및 (DBE, DBE)는 모두 Vcc의 레벨, 즉 리셋 상태에 있게 된다. 따라서, 본 실시예에서, 다음 전송데이터 블록의 헤드 어드레스에 대응하는 비트 데이터(“n-2”)가 전송되면, 비트 데이터(“n-2”)에 대응하는 데이터 버스(DBO, DBO)는 리셋된다. 그러므로, 제2데이터 블록의 헤드비트 데이터(“n-2”)는 제1데이터 블록의 마지막 비트 데이터(“n”)에 뒤이어 인터럽션 없이 시리얼 입/출력 단자로 출력된다.
제2데이터 블록의 전송작업은 제1데이터 블록의 전송작업으로 부터 용이하게 추론할 수 있으므로, 이에 대한 설명은 생략하였다.
상기의 설명과 같이, 본 발명의 실시예에 따른 장치는 제3데이터 버스를 제공하며, 전송데이터 블록의 마지막 어드레스에 대응하는 정보를 제3데이터 버스상에서 판독하여 시리얼 입/출력 단자로 출력시키는 구조로 되어있다. 그러므로, 마지막 비트 데이타가 제3데이터 버스를 경유하여 출력되면, 홀수 어드레스에 대한 데이터버스와 짝수 어드레스에 대한 데이터 버스를 모두 리셋시키는 것이 가능하다. 따라서, 다음 데이터 블록의 헤드데이터가 홀수 어드레스에 관한 것이던, 또는 짝수 어드레스에 관한 것이던가에 관계없이 헤드비트 데이터를 제1데이터 블록의 마지막 비트 데이터에 뒤이어 인터럽션 없이 입/출력 단자에 출력시킬 수 있다. 이러한 것은 SAM 셀 어레이와 시리얼 입/출력 단자간의 시리얼 데이터 전송속도를 높이는데 기여한다.
다음, 본 발명의 다른 실시예를 제8도 내지 제10도의 (n)을 참고로 하여 설명하겠다.
제4도에 나타낸 장치에서 마지막 어드레스는 “n”으로 고정되어 있었지만, 제8도에 나타내고 있는 장치에서는 전송데이터 블록의 마지막 어드레스를 선택할 수 있다는 것이 특징이다. 제8도의 회로구성과 그것의 작동은 제4도와 장치와 대부분이 동일하기 때문에, 아래에서는 차이점만을 설명하겠다.
제8도의 실시예에 있어서, 제3데이터 버스(DBX, DBX)는 멀티플렉서(46)와 모든 버스 선택회로(BS1´-BSn´)사이에 접속되어 있다. 또한, 제5도와 관련시켜보면, 제어회로(60´)는 외부제어신호(TR/OE)에 응답하여 제어클럭(SX)를 출력시키는데, 제4도의 실시예에서의 제어클럭(SX)은 포인터(57)로 부터의 버스선택신호(Sn)에 의하여 결정되었었다. 본 실시예에서, 제어신호(TR/OE)는 종 어드레스데코더가 전송데이터 블록의 마지막 어드레스에 대응하는 한쌍의 비트라인을 선택하는 순간에 “H”레벨로 상승된다. 따라서, 제어회로(60´)는 제어신호(TR/OE)의 논리레벨을 근거로 하여 전송데이터 블록의 마지막 어드레스를 감지하는 기능을 수행한다.
카운터(58)는 각 선택회로(BS1´-BSn´)에 대해 제공된 카운터 회로(C1-Cn)를 가지고 있다. 카운터(58)는 SAS신호와 제어신호(TR/OE)에 응답하여 버스교환신호(bus change signals)(S1´-Sn´)중의 하나를 “H”레벨로 상승시켜, 대응버스 선택회로(BS1´-HSn´)에서 “H”레벨의 신호를 공급한다. 예를들면, SAS신호가 다섯번째 상승하는 것과 동시에 제어신호(
Figure kpo00046
)가 “H”레벨로 상승하면, 제어회로(60´)는 전송데이터 블록의 마지막 어드레스가 “5”이라는 것을 감지한다. 그 결과로서, 카운터(58)는 제5버스환신호(S5´)만을 “H”레벨로 상승시키고, 그것을 버스선택회로(BS5´)에 전송한다.
다음, 제8도에 나타낸 버스선택회로(45´)의 회로구성을 제9도를 참고로 하여 설명하겠다. 제9도는 선택회로(BS1´)의 구성을 대표적으로 나타내고 있다.
제9도에 나타낸 버스선택회로(BS1´)는 NOR게이트(76)의 출력신호에 응답하고 대응 SAM셀(MC)의 비트라인(B1)을 데이터라인(DB0)에 접속한 NMOS트랜지스터(71), 대응 카운터회로(C1)로 부터의 버스교환신호(S1´)에 응답하고 비트라인(B1)을 데이터라인(DBX)에 접속한 NMOS트랜지스터(72), NOR게이트(76)의 출력신호에 응답하고 보완비트라인(B1)을 보완데이터라인(DBO)에 접속한 NMOS트랜지스터(73), 버스교환신호(S1´)에 응답하고 비트라인(B1)을 보완데이타라인(DBX)에 접속한 NMOS트랜지스터(74), 대응포인터회로(P1)로 부터의 버스선택신호(S1)에 응답하는 인버어터(75), 인버어터(75)의 출력신호와 버스교환신호(S1´)에 응답하는 NOR게이트(76)로 구성되어 있다.
제9도의 구성에 따르면, 버스교환신호(S1´)가 “L”레벨이고 버스선택신호(S1)가 “H”레벨일때는 트랜지스터(71) 및 (73)은 턴온되므로 SAM셀(MC1)에 있는 비트데이터는 홀수어드레스에 대한 데이터 버스
Figure kpo00047
상에서 판독된다. 한편, 버스교환신호(S1´)가 “H”레벨일때 전송데이터 블록의 마지막 어드레스가 감지되면, 트랜지스터(72) 및 (74)가 트랜지스터(71) 및 (73) 대신에 턴온되므로 비트데이터는 제3데이터 버스(
Figure kpo00048
)상에 판독된다. 제10도의 (a) 내지 제10도의 (n)은 제8도에 나타낸 장치의 작동을 나타내는 타이밍차트이다.
상기의 실시예에서, SAM셀 어레이(44)에 저장된 n비트 데이터중에 비트데이터(“1”) 내지 (“5”)를 제1전송데이터 블록에 할당하고, 비트데이터(“9”) 내지 (“11”)을 제2전송데이터 블록에 할당하였다고 가정한다. 또한, 전송데이터 블록의 헤드비트데이터를 판독하여 출력시키는 것은 신호
Figure kpo00049
가 떨어지는 순간에 결정되고, 마지막 비트데이터를 판독하여 출력시키는 것은 외부제어신호(
Figure kpo00050
)가 상승하는 순간에 결정된다고 가정한다. 다른 신호를 발생시키는 형태는 제4도의 실시예에서 설명하였으므로 그것에 대한 설명은 생략하였다.
제8도 뿐만 아니라, 제4도의 실시예에 따르면, 상기 실시예의 장치는 전송데이터 블록의 마지막 어드레스에 대응하는 비트데이터를 제3데이터 버스(
Figure kpo00051
)상에서 판독하여 시리얼 입/출력단자로 멀티 플렉서(46)를 경유하여 출력시키도록 구성되어 있다. 그러므로, 시리얼 데이터 전송을 하는 동안, 데이터 버스
Figure kpo00052
및
Figure kpo00053
모두는 전체적으로 리셋트된다. 그 결과로서, 제2데이터 블록의 헤드비트 데이터(“9”)는 제10도의 (n)에 나타낸 바와같이 제1데이터 블록의 마지막 비트데이터(“5”)에 뒤이어 인터럽션 없이 입/출력단자로 출력된다.
상기에서 설명한 실시예에서, 전송데이터 블록의 마지막 어드레스에 대응하는 비트데이터가 제3데이터 버스(
Figure kpo00054
)에서 판독되었으나, 이러한 것에 제한되지 않는다. 예를들면, 제4도를 약간 변경한 제11도에서 나타내고 있는 바와같이, 제3데이터 버스도 전송데이터 블록의 헤드어드레스에 대응하는 비트데이터를 전송할 수 있다. 이러한 경우, 제어회로(60)는 포인터(57)로 부터의 버스선택신호(S1)에 응답하여 제어클럭(SX)을 출력시킨다.
본 장치의 중요한 특색은 연속적인 전송데이터 블록간의 헤드어드레스 또는 마지막 어드레스를 제3데이터 버스(
Figure kpo00055
)상에서 판독하도록 구성되어 있다는 것이다.
또한, 제4도를 약간 다르게 변경한 것을 나타내고 있는 제12도에 도시한 바와같이, SAM셀 어레이, 버스선택회로와 포인터를 복제된 형태로 구성할 수 있다. 이러한 경우, 새로운 멀티플렉서(59)가 제공되어져야 한다. 멀티플렉서(59)는 RAM과 SAM간의 전송 모드에 있는 RAM셀 어레이(40)에 SAM셀 어레이(44a) 및 (44b)를 스위칭시킨다. SAM셀 어레이[44a(44b)]는 버스선택회로[45a(44b)]와 포인터[57a(57b)]와 관련되어 있다.
제12도의 구성에 따르면, 시리얼 데이터 전송이 시리얼 입/출력단자와 제1SAM셀 어레이(44a)사이에서 수행될때, 제2SAM셀 어레이(44b)는 멀티플렉서(59)를 경유하여 RAM셀 어레이(40)과 연관되며, 그 반대의 경우에서는 역으로 한다. 즉, SAM셀 어레이중의 하나가 시리얼 데이터 전송을 하면, 다른 하나는 RAM셀 어레이로부터 비트데이터를 받아들여 다음 데이터전송을 하기 위한 준비를 한다. 따라서, 이러한 것은 시리얼 데이터 전송속도를 현저히 증가시키는데 기여를 한다.
본 발명은 단지 두개의 실시예에 의해서만 설명되고 묘사되었으나, 본 기술분야에 숙련된 사람은 본 발명의 정신이나 본질적인 특색으로 부터 벗어남이 없이 본 발명을 수정하거나 변경하여 실시할 수 있다는 것은 명백히 알 수 있을 것이다.

Claims (15)

  1. 여러개의 비트데이타를 단위로 하여 연속적인 데이타 전송을 하는 반도체 메모리장치에 있어서, 열방향과 종방향으로 배열되는 여러개의 랜덤액세스 메모리셀(M)을 갖는 첫번째 메모리셀 어레이(40) ; 상기 첫번째 메모리셀 어레이에 작동가능하게 연결되고, 상기 첫번째 어레이의 한 열에 대응하는 적어도 한 열의 시리얼 액세스 메모리셀(MC1-MCn)을 갖는 두번째 메모리셀 어레이(44 ; 44a, 44b) ; 시리얼 액세스 메모리셀의 열에 있는 홀수 어드레스에 대응하는 시리얼 액세스 메모리셀에 할당된 제1데이타버스
    Figure kpo00056
    ; 시리얼 액세스 메모리셀의 열에 있는 짝수 어드레스에 대응하는 시리얼 액세스 메모리셀에 할당된 제2데이터버스
    Figure kpo00057
    ; 각각의 데이타 블록을 구성하는 여러개의 비트데이타의 헤드 또는 마지막 어드레스에 대응하고 시리얼 액세스 메모리의 열에 포함하는 적어도 하나의 특정한 시리얼 액세스 메모리셀에 할당된 제3데이타버스(
    Figure kpo00058
    ) ; 상기 제1, 제2 및 제3의 데이타버스중의 하나에 상기 각 시리얼 액세스 메모리셀의 접속을 제어하고, 상기 장치의 외부에 선택된 데이타버스를 접속하는 데이타버스중 하나를 선택하기 위한 버스스위칭 제어회로(45, 45´, 45a, 45b, 46, 57, 57a, 57b, 60, 60´)로 구성되어 있으며, 상기 버스스위칭 제어회로는 상기 시리얼 액세스 메모리셀의 열에 있는 각 비트데이타를 상기 제1 및 제2데이타버스에 출력하고, 각 비트데이타를 출력하는 과정에서 상기 적어도 하나의 특정한 시리얼 액세스 메모리셀에 있는 비트데이타를 제3데이타버스에 출력시키는 것을 특징으로 하는 반도체기억장치.
  2. 제1항에 있어서, 상기 버스스위칭 제어회로는 상기 전송데이타 블록에 있는 상기 헤드어드레스와 마지막 어드레스를 결정하는 포인터(57), 상기 제1 및 제2데이타버스중의 하나와 접속되는 상기 헤드 어드레스에 대응하는 시리얼 액세스 메모리셀과 상기 제3데이타버스와 접속되는 액세스 메모리셀과 상기 제3데이타버스와 접속되는 상기 마지막 어드레스에 대응하는 시리얼 액세스 메모리로 구성된 것을 특징으로 하는 반도체기억장치.
  3. 제2항에 있어서, 상기 전송데이타 블록의 상기 마지막 어드레스가 상기 제2메모리셀 어레이의 마지막 어드레스로 정해져 있는 것을 특징으로 하는 반도체기억장치.
  4. 제3항에 있어서, 상기 버스스위칭 제어회로는 시리얼 액세스 스트로브신호(SAS)에 응답하여 상기 제1데이타버스에 대한 제1제어클럭(SO)과 상기 제2데이타버스에 대한 제2제어클럭(SE)을 번갈아 발생시키고, 상기 포인터로부터 공급된 상기 마지막 어드레스를 나타내는 신호(Sn)에 응답하여 상기 제3데이타버스에 대한 제3제어클럭(SX)을 발생시키는 제어회로(60)와 상기 제1, 제2 및 제3제어클럭의 응답하여 상기 장치의 외부에 대응 데이타버스를 접속시키는 멀티플렉서(46)를 게다가 더 포함하고 있는 것을 특징으로 하는 반도체기억장치.
  5. 제4항에 있어서, 상기 버스스위칭 제어회로는 비트데이타가 상기 마지막 어드레스에 대응하는 시리얼 액세스 메모리셀으로부터 상기 제3데이타버스를 경유하여 상기 장치의 외부로 출력되면, 상기 제1 및 제2데이타버스를 단락회로 상태로 만들어 상기 제1 및 제2데이타버스가 리셋되도록 하는 적어도 두개의 리셋회로(RC)를 포함하고 있는 것을 특징으로 하는 반도체기억장치.
  6. 제5항에 있어서, 상기 버스스위칭 제어회로는 상기 제2메모리셀 어레이와 상기 데이타버스들 사이에 접속되어 있고, 상기 각 시리얼 액세스 메모리셀에 제공된 선택회로(BS1-BSn)를 가진 버스선택회로(45)를 포함하고 있으며, 상기 선택회로 각각은 상기 포인터로부터 공급된 대용버스 선택신호(S1-Sn)에 응답하여 상기 데이타 버스중의 하나와 대응 시리얼 액세스 메모리셀을 접속시키는 것을 특징으로 하는 반도체기억장치.
  7. 제1항에 있어서, 상기 버스스위칭 제어회로는 상기 전송데이타 블록에 있는 상기 헤드어드레스를 결정하는 포인터(57)와 상기 전송데이타 블록에 있는 상기 마지막 어드레스를 결정하는 카운터(58), 상기 제1 및 제2데이타버스중의 하나와 접속되는 상기 헤드어드레스에 대응하는 시리얼 액세스 메모리셀과 상기 제3데이타버스와 접속되는 상기 마지막 어드레스에 대응하는 시리얼 액세스 메모리셀을 포함하고 있는 것을 특징으로 하는 반도체기억장치.
  8. 제7항에 있어서, 상기 전송데이타 블록에 있는 상기 마지막 어드레스를 외부제어신호(
    Figure kpo00059
    )가 가해지는 시간에 따라 선택할 수 있도록 된 것을 특징으로 하는 반도체기억장치.
  9. 제8항에 있어서, 상기 버스스위칭 제어회로는 시리얼 액세스 스트로브신호(SAS)에 응답하여 상기 제2데이타버스에 대한 제1제어클럭(SO)과 상기 제2데이타버스에 대한 제2제어클럭(SE)을 번갈아 발생시키고, 상기 외부 제어신호에 응답하여 상기 제3데이타버스에 대한 제3제어클럭(SX)를 발생시키는 제어회로(60´)와 상기 제1, 제2 및 제3제어클럭의 응답하여 상기 장치의 외부와 대응 데이타버스를 접속시키는 멀티플렉서(46)를 포함하고 있는 것을 특징으로 하는 반도체기억장치.
  10. 제9항에 있어서, 상기 버스스위칭 제어회로는 비트데이타가 상기 마지막 어드레스에 대응하는 시리얼 액세스 메모리셀으로부터 상기 제3데이타버스를 경유하여 상기 장치의 일부로 출력되면, 상기 제1 및 제2데이타버스를 단락회로 상태로 만들어 상기 제1 및 제2데이타버스가 리셋되도록 하는 적어도 두개의 리셋회로(RC)를 포함하고 있는 것을 특징으로 하는 반도체기억장치.
  11. 제10항에 있어서, 상기 버스스위칭 제어회로는 상기 제2메모리셀 어레이와 상기 데이타버스들 사이에 접속되어 있고, 상기 각 시리얼 액세스 메모리셀에 제공된 선택회로(BS1-BSn)를 가진 버스선택회로(45´)를 포함하고 있으며, 상기 각 선택회로는 상기 포인터로부터 공급된 대응 버스선택신호(S1-Sn) 또는 상기 카운터로부터 공급된 대응버스 교환신호(S1-Sn)에 응답하여 상기 데이타버스중의 하나와 대응 시리얼 액세스 메모리셀을 접속시키는 것을 특징으로 하는 반도체기억장치.
  12. 제1항에 있어서, 상기 버스스위칭 제어회로는 상기 전송데이타 블록에 있는 상기 헤드어드레스와 상기 마지막 어드레스를 결정하는 포인터(57), 상기 제1 및 제2데이타버스중의 하나와 접속되는 상기 마지막 어드레스에 대응하는 시리얼 액세스 메모리셀과 상기 제3데이타버스와 접속되는 상기 헤드어드레스에 대응하는 시리얼 액세스 메모리셀을 포함하고 있는 것을 특징으로 하는 반도체기억장치.
  13. 제12항에 있어서, 상기 전송데이타 블록에 있는 상기 헤드어드레스가 상기 제2메모리셀 어레이에 있는 헤드어드레스로 정해진 것을 특징으로 하는 반도체기억장치.
  14. 제13항에 있어서, 상기 버스스위칭 제어회로는 시리얼 액세스 스트로브신호(SAS)에 응답하여 제1데이타버스에 대한 제1제어클럭(SO)과 상기 제2데이타버스에 대한 제2제어클럭(SE)을 번갈아 발생시키고, 상기 포인터로부터 공급된 상기 헤드어드레스를 나타내는 신호(S1)에 응답하여 상기 제3데이타버스에 대한 제3제어클럭을 발생시키는 제어회로(60)와 상기 제1, 제2 및 제3제어클럭중의 하나에 응답하여 상기 장치의 외부에 대응 데이타버스를 접속시키는 멀티플렉서(46)를 포함하고 있는 것을 특징으로 하는 반도체기억장치.
  15. 제6항에 있어서, 상기 제2메모리셀 어레이, 상기 포인터 및 버스선택회로는 복제된 형태(duplicated forms)로 구성되어 있으며, 상기 버스스위칭 제어회로는 상기 복제된 형태인 상기 제1메모리셀 어레이와 제2메모리셀 어레이 사이에 접속된 제2멀티플렉서를 포함하고 있으며, 상기 제2멀티플렉서는 복제된 형태의 상기 제2메모리셀 어레이중의 하나와 상기 제1메모리셀 어레이를 접속하는 것을 특징으로 하는 반도체기억장치.
KR1019880016134A 1987-12-04 1988-12-03 시리얼 액세스 메모리로 이루어진 반도체 기억장치 KR930004669B1 (ko)

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