JPS5927993B2 - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPS5927993B2 JPS5927993B2 JP7718876A JP7718876A JPS5927993B2 JP S5927993 B2 JPS5927993 B2 JP S5927993B2 JP 7718876 A JP7718876 A JP 7718876A JP 7718876 A JP7718876 A JP 7718876A JP S5927993 B2 JPS5927993 B2 JP S5927993B2
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- Japan
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- signal
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- address
- storage devices
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- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Description
【発明の詳細な説明】
本発明はメモリ制御装置に関する。
従来例えばミニコン、電卓等は、大容量のメモリを構成
する為に、第１図に示す如き制御装置を用いていた。
する為に、第１図に示す如き制御装置を用いていた。
図に示す如き、中央制御装置（以下ＣＰｕと略す）に設
けた複数の出力線より得られるアドレス情報がアドレス
デコーダ届に供給され、ＣＰｕより送られて来たアドレ
ス情報に対応するメモリチップ＃１〜＃ｎがそのチップ
セレクト端子ＣＳに印加されるデコーダ出力信号で選択
される。上述のメモリ制御装置はメモリチップ数に応じ
た大きさのデコーダ回路及びデコーダ回路の出力として
少なくとも使用メモリチップ数だけのチップセレクト信
号が必要で、メモリチップが数枚のプリント基板に渡つ
た場合などに特に不便であつた。
けた複数の出力線より得られるアドレス情報がアドレス
デコーダ届に供給され、ＣＰｕより送られて来たアドレ
ス情報に対応するメモリチップ＃１〜＃ｎがそのチップ
セレクト端子ＣＳに印加されるデコーダ出力信号で選択
される。上述のメモリ制御装置はメモリチップ数に応じ
た大きさのデコーダ回路及びデコーダ回路の出力として
少なくとも使用メモリチップ数だけのチップセレクト信
号が必要で、メモリチップが数枚のプリント基板に渡つ
た場合などに特に不便であつた。
本発明は上述の点を鑑み、簡単な構成でメモリの容量も
大きくできるメモリ制御装置を提供する。
大きくできるメモリ制御装置を提供する。
本発明の他の目的は以下図面を参照した実施例の説明に
従い明らかとなるであろう。第２図は本発明による一実
施例を示すブロック図である。
従い明らかとなるであろう。第２図は本発明による一実
施例を示すブロック図である。
同図に於いて、ＭＣ００、ＭＣ０１〜ＭＣ９８、ＭＣ９
９は１００個のメモリチップで、おのおののチップは第
３図に示す如く例えば１０個のレジスタＲＥＧ０〜ＲＥ
Ｇ９を有し、かかるレジスタＲＥＧ０〜ＲＥＧ９にデー
タを入れ、またデータを出力する制御回路を備えている
。即ちどのメモリチップＭＣ００〜ＭＣ９９のどのレジ
スタＲＥＧ０〜９にデータを入れるかあるいはデータを
取り出すかを決める為に、アドレス情報がデータ線ＤＢ
を介してアドレスレジスタＡＲａ、ＡＲｂ、ＡＲｃに送
り込まれ、かかるアドレスレジスタＡＲａの内容はデコ
ーダＤＥＣで解読されて、レジスタＲＥＧ０〜９を選択
する信号がゲート群ＧＧに印加される。アドレスレジス
タＡＲｂ、ＡＲｃは１０．０個のメモリチップＭＣ００
〜ＭＣ９９のアドレス情報００〜９９を格納するレジス
タであり、アドレスレジスタＡＲｂはそのアドレス情報
の１０の位の情報を格納し、アドレスレジスタＡＲｃは
アドレス情報の１の位の情報を格納するもので、第４図
に詳細を示す如く一致回路ＣＣＡ，ＣＣＢに接続され、
レジスタの内容がその一致回路ＣＣＡ，ＣＣＢの一端に
入力される１０進カウンタＤＣＯの内容と比較される。
フリツプフロツプＦＦＡ，ＦＦＢは一致回路ＣＣＡ，Ｃ
ＣＢの出力を記憶するもので、上記フリツプフロツプＦ
ＦＡ，ＦＦＢはメモリチツプＭＣＯＯ〜ＭＣ９９に設け
られた端子ＣＳｌ，ＣＳｌＯより入力される信号をクロ
ツクとして印加されたとき一致回路ＣＣＡ，ＣＣＢの出
力を記憶する。かかるフリツプフロツプＦＦＡ，ＦＦＢ
の出力はアンドゲートＡＧｌに印加され、かかるゲート
の出力が前述のゲート群ＧＧの開閉信号として入力され
る。さらにインストラクシヨンデコーダＩＤＥＣの信号
のうちデータストア命令とデータロード命令とがゲート
群ＧＧに印加されるように接続され、第４図に示す様に
データ線ＤＢを介して送られてくるアドレス情報をアド
レスストア命令とクロツクパルスによりアドレスレジス
タＡＲａ，ＡＲｂ，ＡＲｃへシフトさせながら格納する
。ＣＰｕは中央制御回路で、メモリチツプ ＭＣＯＯ〜ＭＣ９９を選択する為に、第５図に示す如き
チツプセレクト信号Ｃ１′０〜ＣＴ９を発生する端子Ｔ
ＬＯ〜ＴＬ９を有し、前述のチツプセレクト信号ＣＴＯ
〜ＣＴ９はそれぞれメモリチツプＭＣＯＯ〜ＭＣ９９の
端子ＣＳｌに接続され、またメモリチツプＭＣＯＯ〜Ｍ
Ｃ９９を区別する為に、チツプセレクト信号ＣＴＯ〜Ｃ
Ｔ９がそれぞれ１０個の端子ＣＳｌＯに接続されるよう
に接続される。
９は１００個のメモリチップで、おのおののチップは第
３図に示す如く例えば１０個のレジスタＲＥＧ０〜ＲＥ
Ｇ９を有し、かかるレジスタＲＥＧ０〜ＲＥＧ９にデー
タを入れ、またデータを出力する制御回路を備えている
。即ちどのメモリチップＭＣ００〜ＭＣ９９のどのレジ
スタＲＥＧ０〜９にデータを入れるかあるいはデータを
取り出すかを決める為に、アドレス情報がデータ線ＤＢ
を介してアドレスレジスタＡＲａ、ＡＲｂ、ＡＲｃに送
り込まれ、かかるアドレスレジスタＡＲａの内容はデコ
ーダＤＥＣで解読されて、レジスタＲＥＧ０〜９を選択
する信号がゲート群ＧＧに印加される。アドレスレジス
タＡＲｂ、ＡＲｃは１０．０個のメモリチップＭＣ００
〜ＭＣ９９のアドレス情報００〜９９を格納するレジス
タであり、アドレスレジスタＡＲｂはそのアドレス情報
の１０の位の情報を格納し、アドレスレジスタＡＲｃは
アドレス情報の１の位の情報を格納するもので、第４図
に詳細を示す如く一致回路ＣＣＡ，ＣＣＢに接続され、
レジスタの内容がその一致回路ＣＣＡ，ＣＣＢの一端に
入力される１０進カウンタＤＣＯの内容と比較される。
フリツプフロツプＦＦＡ，ＦＦＢは一致回路ＣＣＡ，Ｃ
ＣＢの出力を記憶するもので、上記フリツプフロツプＦ
ＦＡ，ＦＦＢはメモリチツプＭＣＯＯ〜ＭＣ９９に設け
られた端子ＣＳｌ，ＣＳｌＯより入力される信号をクロ
ツクとして印加されたとき一致回路ＣＣＡ，ＣＣＢの出
力を記憶する。かかるフリツプフロツプＦＦＡ，ＦＦＢ
の出力はアンドゲートＡＧｌに印加され、かかるゲート
の出力が前述のゲート群ＧＧの開閉信号として入力され
る。さらにインストラクシヨンデコーダＩＤＥＣの信号
のうちデータストア命令とデータロード命令とがゲート
群ＧＧに印加されるように接続され、第４図に示す様に
データ線ＤＢを介して送られてくるアドレス情報をアド
レスストア命令とクロツクパルスによりアドレスレジス
タＡＲａ，ＡＲｂ，ＡＲｃへシフトさせながら格納する
。ＣＰｕは中央制御回路で、メモリチツプ ＭＣＯＯ〜ＭＣ９９を選択する為に、第５図に示す如き
チツプセレクト信号Ｃ１′０〜ＣＴ９を発生する端子Ｔ
ＬＯ〜ＴＬ９を有し、前述のチツプセレクト信号ＣＴＯ
〜ＣＴ９はそれぞれメモリチツプＭＣＯＯ〜ＭＣ９９の
端子ＣＳｌに接続され、またメモリチツプＭＣＯＯ〜Ｍ
Ｃ９９を区別する為に、チツプセレクト信号ＣＴＯ〜Ｃ
Ｔ９がそれぞれ１０個の端子ＣＳｌＯに接続されるよう
に接続される。
つまり、各メモリチツプＭＣＯＯ〜ＭＣ９９の端子ＣＳ
ｌにはメモリチツプを選択する１０の位の情報となるチ
ツプセレクト信号が入力される様に接続され、端子ＣＳ
ｌＯにはメモリチツプを選択する１の位の情報となるチ
ツプセレクト信号が入力されている。例えばメモリチツ
プＭＣ５８の端子ＣＳｌにはチツプセレクト信号ＣＴ５
が入力される様に接続され、端子ＣＳｌＯにはチツプセ
レクト信号ＣＴ８が入力される様に接続されている。な
お１０進カウンタＤＣＯの内容は第４図にＣ１〜Ｃ８で
示す如く信号ＣＴＯ〜ＣＴ９に同期して歩進する。以上
の構成より成る実施例の作動を説明する。
ｌにはメモリチツプを選択する１０の位の情報となるチ
ツプセレクト信号が入力される様に接続され、端子ＣＳ
ｌＯにはメモリチツプを選択する１の位の情報となるチ
ツプセレクト信号が入力されている。例えばメモリチツ
プＭＣ５８の端子ＣＳｌにはチツプセレクト信号ＣＴ５
が入力される様に接続され、端子ＣＳｌＯにはチツプセ
レクト信号ＣＴ８が入力される様に接続されている。な
お１０進カウンタＤＣＯの内容は第４図にＣ１〜Ｃ８で
示す如く信号ＣＴＯ〜ＣＴ９に同期して歩進する。以上
の構成より成る実施例の作動を説明する。
中央制御回路ＣＰｕはそのコントロール線Ｃよりアドレ
スストア命令信号を出力し、かかる信号がインストラク
シヨンデコーダＩＤＥＣで解読されると、アドレス情報
がデータ線ＤＢを介してアドレスレジスタＡＲａ，ＡＲ
ｂ，ＡＲｃに入力される。例えばデータ線ＤＢのデータ
が゛２゛゛Ｏ゛゛１゛であると、２進４ビツトで表わさ
れる゛２゛゛０”゛１゛がアドレスレジスタＡＲａ，Ａ
Ｒｂ，ＡＲｃに入力される。アドレスレジスタＡＲａの
内容がデコーダＤＥＣで解読されて、かかる解読信号が
ゲート群ＧＧに印加され、アドレスレジスタＡＲａの内
容に応じたレジスタＲＥＧＯ〜９を一定条件の元にアク
セスする。
スストア命令信号を出力し、かかる信号がインストラク
シヨンデコーダＩＤＥＣで解読されると、アドレス情報
がデータ線ＤＢを介してアドレスレジスタＡＲａ，ＡＲ
ｂ，ＡＲｃに入力される。例えばデータ線ＤＢのデータ
が゛２゛゛Ｏ゛゛１゛であると、２進４ビツトで表わさ
れる゛２゛゛０”゛１゛がアドレスレジスタＡＲａ，Ａ
Ｒｂ，ＡＲｃに入力される。アドレスレジスタＡＲａの
内容がデコーダＤＥＣで解読されて、かかる解読信号が
ゲート群ＧＧに印加され、アドレスレジスタＡＲａの内
容に応じたレジスタＲＥＧＯ〜９を一定条件の元にアク
セスする。
アドレスレジスタＡＲｂ，ＡＲｃの内容は一致回路ＣＣ
Ａ，ＣＣＢの一入力端に印加され、逐次他入力端に印加
されるカウンタＤＣＯの内容と比較される。
Ａ，ＣＣＢの一入力端に印加され、逐次他入力端に印加
されるカウンタＤＣＯの内容と比較される。
しかし一致回路ＣＣＡ，ＣＣＢの出力を記憶するフリツ
プフロツプＦＦＡ，ＦＦＢが１０進カウンタＤＣＯの歩
進と同期してＣＰｕより出力される信号ＣＴＯ〜ＣＴ９
をクロツクとして入力データをセツトする為に、アドレ
スレジスタＡＲｂ，ＡＲｃに゛Ｏ゛゛１゛が記憶されて
いる場合、１０進カウンタＤＣＯの内容が第５図に示す
如く゛０゛のとき信号ＣＴＯ、゛１゛のときＣＴｌ・・
・・・・・・・、゛９゛のときＣＴ９と対応しているの
で、メモリチップＭＣＯｌのみがそれに設けられたフリ
ツプフロツプＦＦＡ，ＦＦＢをセツトする。即ち、１０
進カウンタＤＣＯが゛０”となつたとき、一致回路ＣＣ
ＡはアドレスレジスタＡＲｂの内容゛０゛で一致し、か
かる一致状態になつているとき、メモリチツプＭＣＯｌ
の端子ＣＳｌにＣＰｕからの信号ＣＴＯを印加するので
、フリツプフロツプＦＦＡは一致信号を記憶する。次に
アドレスレジスタＡＲｃの内容゛１゜゜が１０進カウン
タＤＣＯの゛１゛と比較され、そのときメモリチツプＭ
ＣＯ゛１の端子ＣＳｌＯに印加される信号ＣＴｌにより
一致回路ＣＣＢの一致出力がフリツプフロツプＦＦＢに
セツトされる。つまり、各メモリチツプＭＣＯＯ〜ＭＣ
９９の端子ＣＳｌＯと端子ＣＳｌに入力されるチツプセ
レクト信号のタイミングが一致するメモリチツプはＭＣ
ＯＯ，ＭＣｌｌ，ＭＣ２２，ＭＣ３３，ＭＣ４４，ＭＣ
５５，ＭＣ６６，ＭＣ７７，ＭＣ８８，ＭＣ９９であり
、それ以外のメモリチツプの端子ＣＳｌＯと端子ＣＳｌ
に入力される信号のタイミングは異なり、又一致回路Ｃ
ＣＡからの一致出力と一致回路ＣＣＢからの一致出力タ
イミングはアドレスレジスタＡＲｂ，ＡＲｃに格納され
ているアドレス情報が００，１１，２２，３３，４４，
５５，６６，７７，８８，９９以外においては異なるの
で、それらの一致出力を保持する必要があるためにフリ
ツプフロツプＦＦＡ，ＦＦＢを用い、それぞれ異なるタ
イミングで出力される一致出力をそのフリツプフロツプ
ＦＦＡ，ＦＦＢで保持する。そこでセツトされたフリツ
プフロツプＦＦＡ，ＦＦＢの出力の一致がアンドゲート
ＡＧｌで取られ、かかる出力がデコーダＤＥＣの出力及
びインストラクシヨンデコーダＩＤＥＣの出力と共にゲ
ート群ＧＧに印加され、アドレスレジスタＡＲａ，ＡＲ
ｂ，ＡＲｃに入力された内容に従つたメモリチツプのレ
ジスタが選択される。上述の如く本発明は各記憶装置へ
信号発生手段から互いに位相のずれた記憶装置選択信号
を出力させる様にし、アドレス記憶手段に格納されたア
ドレス情報と上記記憶装置選択信号に同期して歩進する
カウント手段と内容とを比較手段で比較し、一致した時
の一致出力をもとに前記アドレス情報でアドレスされた
記憶装置を選択するようにしたので、メモリの量の調節
が極めて簡単に、しかも簡単な構成で実現できる。
プフロツプＦＦＡ，ＦＦＢが１０進カウンタＤＣＯの歩
進と同期してＣＰｕより出力される信号ＣＴＯ〜ＣＴ９
をクロツクとして入力データをセツトする為に、アドレ
スレジスタＡＲｂ，ＡＲｃに゛Ｏ゛゛１゛が記憶されて
いる場合、１０進カウンタＤＣＯの内容が第５図に示す
如く゛０゛のとき信号ＣＴＯ、゛１゛のときＣＴｌ・・
・・・・・・・、゛９゛のときＣＴ９と対応しているの
で、メモリチップＭＣＯｌのみがそれに設けられたフリ
ツプフロツプＦＦＡ，ＦＦＢをセツトする。即ち、１０
進カウンタＤＣＯが゛０”となつたとき、一致回路ＣＣ
ＡはアドレスレジスタＡＲｂの内容゛０゛で一致し、か
かる一致状態になつているとき、メモリチツプＭＣＯｌ
の端子ＣＳｌにＣＰｕからの信号ＣＴＯを印加するので
、フリツプフロツプＦＦＡは一致信号を記憶する。次に
アドレスレジスタＡＲｃの内容゛１゜゜が１０進カウン
タＤＣＯの゛１゛と比較され、そのときメモリチツプＭ
ＣＯ゛１の端子ＣＳｌＯに印加される信号ＣＴｌにより
一致回路ＣＣＢの一致出力がフリツプフロツプＦＦＢに
セツトされる。つまり、各メモリチツプＭＣＯＯ〜ＭＣ
９９の端子ＣＳｌＯと端子ＣＳｌに入力されるチツプセ
レクト信号のタイミングが一致するメモリチツプはＭＣ
ＯＯ，ＭＣｌｌ，ＭＣ２２，ＭＣ３３，ＭＣ４４，ＭＣ
５５，ＭＣ６６，ＭＣ７７，ＭＣ８８，ＭＣ９９であり
、それ以外のメモリチツプの端子ＣＳｌＯと端子ＣＳｌ
に入力される信号のタイミングは異なり、又一致回路Ｃ
ＣＡからの一致出力と一致回路ＣＣＢからの一致出力タ
イミングはアドレスレジスタＡＲｂ，ＡＲｃに格納され
ているアドレス情報が００，１１，２２，３３，４４，
５５，６６，７７，８８，９９以外においては異なるの
で、それらの一致出力を保持する必要があるためにフリ
ツプフロツプＦＦＡ，ＦＦＢを用い、それぞれ異なるタ
イミングで出力される一致出力をそのフリツプフロツプ
ＦＦＡ，ＦＦＢで保持する。そこでセツトされたフリツ
プフロツプＦＦＡ，ＦＦＢの出力の一致がアンドゲート
ＡＧｌで取られ、かかる出力がデコーダＤＥＣの出力及
びインストラクシヨンデコーダＩＤＥＣの出力と共にゲ
ート群ＧＧに印加され、アドレスレジスタＡＲａ，ＡＲ
ｂ，ＡＲｃに入力された内容に従つたメモリチツプのレ
ジスタが選択される。上述の如く本発明は各記憶装置へ
信号発生手段から互いに位相のずれた記憶装置選択信号
を出力させる様にし、アドレス記憶手段に格納されたア
ドレス情報と上記記憶装置選択信号に同期して歩進する
カウント手段と内容とを比較手段で比較し、一致した時
の一致出力をもとに前記アドレス情報でアドレスされた
記憶装置を選択するようにしたので、メモリの量の調節
が極めて簡単に、しかも簡単な構成で実現できる。
第１図は従来のメモリ制御装置を示すプロツク図、第２
図は本発明によるメモリ制御装置の一実施例を説明する
プロツク図、第３図は第２図に示すメモリチツプ内の主
要部分を示すプロツク図、第４図は第３図に示す制御回
路の詳細図、第５図はタイミング図である。 ＤＣＯ・・・・・・１０進カウンタ、ＣＴＯ，ＣＴ９・
・・・・・端子。
図は本発明によるメモリ制御装置の一実施例を説明する
プロツク図、第３図は第２図に示すメモリチツプ内の主
要部分を示すプロツク図、第４図は第３図に示す制御回
路の詳細図、第５図はタイミング図である。 ＤＣＯ・・・・・・１０進カウンタ、ＣＴＯ，ＣＴ９・
・・・・・端子。
Claims (1)
- １ 複数個の記憶装置の１つをアドレス情報にて指定し
て選択するメモリ制御装置において、前記複数個の記憶
装置のそれぞれに対して互いに位相のずれた記憶装置選
択信号を発生する信号発生手段と、前記複数個の記憶装
置のそれぞれに備えられ前記信号発生手段から発生され
る前記信号に同期して計数内容を変えるカウント手段と
、前記複数個の記憶装置のそれぞれに備えられ前記アド
レス情報を記憶するアドレス記憶手段と、前記複数個の
記憶装置のそれぞれに備えられ前記カウント手段の内容
と前記アドレス記憶手段の内容とを比較する比較手段と
、前記複数個の記憶装置のそれぞれに備えられ前記比較
手段の一致出力を前記信号発生手段から出力される前記
記憶装置選択信号により保持する保持手段とを備え、前
記保持手段に保持された一致出力により前記記憶装置を
選択することを特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7718876A JPS5927993B2 (ja) | 1976-06-30 | 1976-06-30 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7718876A JPS5927993B2 (ja) | 1976-06-30 | 1976-06-30 | メモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS533133A JPS533133A (en) | 1978-01-12 |
| JPS5927993B2 true JPS5927993B2 (ja) | 1984-07-10 |
Family
ID=13626831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7718876A Expired JPS5927993B2 (ja) | 1976-06-30 | 1976-06-30 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5927993B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60222379A (ja) * | 1984-04-17 | 1985-11-06 | 本田技研工業株式会社 | 揺動式自動三輪車 |
-
1976
- 1976-06-30 JP JP7718876A patent/JPS5927993B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS533133A (en) | 1978-01-12 |
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