JPH0290248A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はメモリ装置に関し、特に高速に複数の記憶装置
をアクセスするメモリ装置に関する。

［従来の技術］ 従来この種のメモリ装置は、それぞれ１つの記憶装置と
アドレス指示手段とデータ保持装置とを［発明の従来技
術に対する相違点］ 上述した従来のメモリ装置に対し、本発明は複数の記憶
装置を有し、それぞれの記憶装置の読み出しタイミング
をずらして各々の記憶装置の出力を順々にアクセスする
という相違点を有する。

［問題点を解決するための手段］ 本発明のメモリ装置は互いに読み出しタイミングをずら
して設定した複数の記憶装置と、前記記憶装置の出力に
それぞれ接続された複数のデータ保持装置と、前記デー
タ保持装置に前記タイミングづつずらしてして順次出力
させる選択回路とを備えたことを特徴とする。

また、本発明の好ましい態様としては、第１の記憶装置
、第２の記憶装置、・・・第ｎの記憶装置の読み出しの
タイミングがそれぞれ１つの前記記憶装置の読み出し同
期のｎ分の１周期づつずれていることを特徴とする。

［実施例］ 次に本発明の実施例を図面を参照して説明する。

第１図は本発明の一実施例のブロック図、第２図は本実
施例の各ブロックのタイミングチャートである。第１図
おいて、１０１，１０２はプログラムメモリ、１０３，
１０４はプログラムカウンタ、１０δ、１０６はラッチ
、１０７は選択回路、１０８はカウンタ、１０９は２人
力ＯＲゲート、φ１．φ２はクロック入力、１２１，１
２２はクロック入力線、１２３，１２４は１とットデー
タ線、１２５，１２６は７ビツト幅データ線、１２７．
１２８，１２９，１３０，１３１は１６ビツト幅データ
線である。

以下、第１図及び第２図を参照しながら本実施例の説明
を行う。プログラムメモリ１０１、及びプログラムメモ
リ１０２は１６Ｘ１２８ワードのメモリであり、あらか
じめ１６ビツト幅の命令コードが書き込まれている。プ
ログラムメモリ１０１のアドレス人力２はデータ線１２
５が接続され、出力にはデータ線１２７が接続される。

プログラムメモリ１０２のアドレス入力にはデータ線１
２６が接続され、出力にはデータ線１２８が接続される
。

プログラムカウンタ１０３及びプログラムカウンタ１０
４は７ビツトのカウンタである。プログラムカウンタ１
０３の出力はデータ線１２５に接続され、プログラムカ
ウンタ１０３の入力はクロック入力線１２１に接続され
る。プログラムカウンタ１０３はクロック人力φ１の立
ち上がりエツジにより保持するデータを＋１する。プロ
グラムカウンタ１０４の出力はデータ線１２６に接続さ
れ、プログラムカウンタ１０４の人力はクロック人力線
１２２に接続される。プログラムカウンタ１０４はクロ
ック人力φ２の立ち上がりエツジにより保持するデータ
を＋１する。

ラッチ１０５およびラッチ１０６は１６ビツト幅のデー
タラッチであり、ラッチ１０５の入力にはデータ線１２
７が接続され、出力はデータ線１２９に接続される。ま
た、ラッチ１０５はクロック人力線１２１に接続され、
クロック人力φ１の立ち上がりエツジによりデータ線１
２７の内容を取り込む。ラッチ１０６の入力にはデータ
線１２８が接続され、出力にはデータ線１３０が接続さ
れる。また、ラッチ１０６はクロック入力線１２２に接
続され、クロック人力φ２の立ち上がりエツジによりデ
ータ線１２８の内容を取り込む。

選択回路１０７は二つの入力の一方を選択して出力する
回路であり、人力にはデータ線１２９及びデータ線１３
０が接続され、出力にはデータ線１３１が接続される。

この選択回路１０７はデータ線１２４の示す内容により
データ線１２９またはデータ線１３０のうちどちらか一
方を選択し、データ線１３に出力する。

カウンタ１０８は１ビツトのカウンタてあり、出力はデ
ータ線１２４に接続される。またカウンタ１０８はクロ
ック入力に接続されるデータ線１２３の立ち上がりエツ
ジにより、保持するデータを＋１する。

２人力ＯＲゲート１０９の入力にはクロック入力線１２
１、及びクロック入力線１２２が接続され、出力はデー
タ線１２３に接続される。

次に本実施例の動作について説明する。本実施例ではプ
ログラムカウンタ１０３の更新のタイミングをクロック
人力φ１の立ち上がりエツジとし、プログラムカウンタ
１０４の更新のタイミングをクロック人力φ２の立ち上
がりエツジとすることにより、プログラムメモリ１０１
とプログラムメモリ１０２の読み出しのタイミングを半
周期ずらしている。

プログラムメモリ１０１にはプログラムメモリ１０１と
プログラムメモリ１０２の容量を合計した２５６ワード
のプログラムのうち偶数番地（最下位ビット＝”０”）
の命令コードがあらかじめ書き込まれており、プログラ
ムメモリ１０２には２５６ワードのプログラムのうち奇
数番地（最下位ピッ）＝”１”）の命令コードが書き込
まれている。すなわちプログラムメモリ１０１０ｍ番地
にはプログラムメモリ１０１とプログラムメモリ１０２
を１つのメモリとしてみた場合の２　ｍ番地の命令コー
ドが書き込まれ、プログラムメモリ１０２のｍ番地には
同様に２ｍ＋１番地の命令コードが書き込まれている。

今、プログラムカウンタ１０３及び１０４に保持される
アドレスをｎとする。まずクロック人力φ１の立ち上が
りでプログラムカウンタ１０３のデータは＋１される。

次にプログラムカウンタ１０３の値が確定したところで
クロック人力φ２の立ち上がりエツジでプログラムメモ
リ１０１の読み出しが開始される。またこの時と同時に
、プログラムカウンタ１０２のデータも＋１される。次
にプログラムメモリ１０１の出力が確定したところで、
次のφ１の立ち上がりエツジによりメモリ１０１の出力
（２ｎ番地の命令コード）がラッチ１０５に取り込まれ
、このφ１の立ち上がりエツジでプログラムメモリ１０
２の読み出しも開始される。次のφ２の立ち上がりエツ
ジではプログラムメモリ１０２の出力（２ｎ＋１番地の
命令コード）がラッチ１０６に取り込まれる。選択回路
１０７はクロック人力に接続されるデータ線１２４の内
容すなわちカウンタ１０８の内容により交互にラッチ１
０５とラッチ１０６の出力を選択してデータ線１３１に
出力する。以上の動作によりデータ線１３１にはプログ
ラムメモリの読み出しに係る周期の半分の周期にて、順
に２ｎ番地、　　２ｎ十１番地、２ｎ＋２番地・・・の
命令コードが出力される。

第３図は本発明の他の一実施例のブロック図、第４図は
本実施例の各ブロックの動作タイミングチャートである
。第３図において、３０１．３０２はプログラムメモ１
ハ　３０３，３０４はアドレスラッチ、３０５，３０６
はラッチ、３０７は選択回路、３０８はカウンタ、３０
９は２人力ＯＲゲート、３１０はプログラムカウンタ、
３１１゜３１２．３１３はインバータ、φ１．φ２はク
ロック入力、３２１，３２２はクロック入力線、３２３
．３２４，３３２，３３３，３３４は１ビツトデータ線
、３２５，３２６，３３５は７ビツト幅データ線、３２
７，３２８，３２９，３３０゜３３１は１６ビツト幅デ
ータ線である。以下、第３図及び第４図を参照しながら
本実施例の説明を行う。プログラムメモリ３０１のアド
レス入力にはデータ線３２５が接続され、出力にはデー
タ線３２７が接続される。プログラムメモリ３０２のア
ドレス入力にはデータ線３２６が接続され、出力にはデ
ータ線３２８が接続される。アドレスラッチ３０３の入
力にはデータ線３３δが接続され、出力にはデータ線３
２５が接続され、クロック入力にはデータ線３３３が接
続される。アドレスラッチ３０４の人力にはデータ線３
３５が接続され、出力にはデータ線３２６が接続され、
クロック入力はデータ線３３４が接続される。ラッチ３
０５の入力にはデータ線３２７が接続され、出力にはデ
ータ線３２９が接続され、クロック入力にはデータ線３
３４が接続される。ラッチ３０６の入力にはデータ線３
２８が接続され、出力にはデータ線３３０が接続され、
クロック人力にはデータ線３３３が接続される。選択回
路３０７０入力にはデータ線３２９及びデータ線３３０
が接続され、出力はデータ線３３１に接続される。また
、選択回路３０７はデータ線３２４の内容により入力信
号のうち一方を選択する。カウンタ３０８の出力はデー
タ線３２４に接続され、クロック入力に接続されるデー
タ線３２３の内容により立ち上がりエツジにて保持する
データを＋１する。

２人力ＯＲゲート３０９０入力にはデータ線３２１及び
３２２が接続され、出力はデータ線３２３に接続される
。

プログラムカウンタ３１０は７ビツトのカウンタてあり
、出力はデータ線３３５に接続され、またクロック入力
はデータ線３３２に接続される。

インバータ３１１０入力にはデータ線３２４が接続され
、出力にはデータ線３３２が接続される。

インバータ３１２の入力にはデータ線３２１が接続され
、出力はデータ線３３３に接続される。インバータ３１
３０人力にはデータ線３２２が接続され、出力はデータ
線３３４に接続される。本実施例の特徴となる動作を説
明すると、プログラムカウンタ３１０のデータはクロッ
ク人力φ１の立ち上がりエツジで＋１され、保持するデ
ータをそれぞれφ１の立ち下がりエツジでアドレスラッ
チ３０３に取り込ませ、φ２の立ち下がりエツジでアド
レスラッチ３０４に取り込ませる。尚、以上を除き他の
動作は第１図及び第２図に示した実施例と同様である。

この実施例ではアドレス指定手段を１つのプログラムカ
ウンタ３１０と２つのラッチ３０３，３０４で構成して
いるため、先に説明した実施例よりもアドレス指定手段
の回路規模を小さくできるという利点がある。

［発明の効果］ 以上説明したように本発明は複数の記憶装置を有したメ
モリ装置に於て、それぞれの記憶装置読み出しのタイミ
ングをずらすことにより、記憶装置の読み出しに必要な
周期よりも短い周期で命令を実行することが可能となる
という効果がある。

【図面の簡単な説明】

第１図は本発明の１実施例のブロック図、第２図はその
タイミングチャート、第３図は本発明の他の一実施例の
ブロック図、第４図はそのタイミングチャートである。 １０１、　１０２゜ ３０１．３０２・・・・プログラムメモリ、１０３．１
０４，３１０・・プログラムカウンタ、３０３．３０４
・・・・・アドレスラッチ、１０５、　１０６゜ ３０５．３０６会・・・・・・ラッチ、１０７゜ １０８゜ １０９゜ ３１１゜ ３０７　・ ３０８　・ ３０９　・ ３１２゜ ・選択回路、 ・カウンタ、 ・２人力ＯＲゲート、 ・・インバータ、 １２１、　１２２゜ ３２１．３２２・・・・・・・クロック入力線、１２３
゜ １２８゜ ３２４゜ ３２９゜ ３３４゜ １２４゜ １２９゜ ３２５゜ ３３０゜ ３３５　・ １２５゜ １３０゜ ３２６゜ ３３１゜ １２６゜ １３１゜ ３２７゜ ３３２゜ １２７゜ ３２３゜ ３２８゜ ３３３゜ ・・データ線。

Claims (1)

【特許請求の範囲】
1. 互いに読み出しタイミングをずらして設定した複数の記
   憶装置と、前記記憶装置の出力にそれぞれ接続された複
   数のデータ保持装置と、前記データ保持装置に前記タイ
   ミングづつずらして順次出力させる選択回路とを備えた
   ことを特徴とするメモリ装置。