JPS5947339B2 - デ−タ演算処理装置 - Google Patents
デ−タ演算処理装置Info
- Publication number
- JPS5947339B2 JPS5947339B2 JP6013679A JP6013679A JPS5947339B2 JP S5947339 B2 JPS5947339 B2 JP S5947339B2 JP 6013679 A JP6013679 A JP 6013679A JP 6013679 A JP6013679 A JP 6013679A JP S5947339 B2 JPS5947339 B2 JP S5947339B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- arithmetic
- circuit
- register file
- word
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Description
【発明の詳細な説明】
この発明は複数ブロックのレジスタファイルと１段又は
複数段の演算回路をもつ電子計算機のデータ演算処理装
置に関するものである。
複数段の演算回路をもつ電子計算機のデータ演算処理装
置に関するものである。
第１図は従来のデータ演算処理装置の一例を示すブロッ
ク結線図であり、図において１はレジスタファイルＡ）
２はこのレジスタファイルＡと同様の機能をもつレジス
タファイルＢ）３はこのレジスタファイルＢ及び上記レ
ジスタファイルＡ１から１語のデータを入力し論理演算
、算術演算等の何らかの演算を行い、その結果の１語を
出力する演算回路である。
ク結線図であり、図において１はレジスタファイルＡ）
２はこのレジスタファイルＡと同様の機能をもつレジス
タファイルＢ）３はこのレジスタファイルＢ及び上記レ
ジスタファイルＡ１から１語のデータを入力し論理演算
、算術演算等の何らかの演算を行い、その結果の１語を
出力する演算回路である。
従来のデータ演算処理装置は上記のように構成され、レ
ジスタファイルＡ１及びレジスタファイルＢ２には演算
の対象とするデータが適当なビット数を単位として語に
分割され、この語は順次に番地付けされファイルされて
いる。
ジスタファイルＡ１及びレジスタファイルＢ２には演算
の対象とするデータが適当なビット数を単位として語に
分割され、この語は順次に番地付けされファイルされて
いる。
レジスタファイルＡ１及びＢ２のそれぞれに対して特定
の番地を指定することによりレジスタファイルＡ１及び
Ｂ２からそれぞれ１語のデータが読み出され、そのデー
タが演算回路３に入力される。演算回路３は必要により
その内部が何段かに分割されている場合もあるがいずれ
にしろ入力されたデータに対して何等かの演算を行ない
、１語の結果のデータを出力する。′このデータはレジ
スタファイルＡ１又はＢ２のいづれかまたは両方に書き
込まれる。以上の一連の動作によつて１周期の演算処理
が完了する。従来のデータ演算処理装置は以上のように
構成されていたので常に１語単位のデータに対してのみ
演算が行なわれた。
の番地を指定することによりレジスタファイルＡ１及び
Ｂ２からそれぞれ１語のデータが読み出され、そのデー
タが演算回路３に入力される。演算回路３は必要により
その内部が何段かに分割されている場合もあるがいずれ
にしろ入力されたデータに対して何等かの演算を行ない
、１語の結果のデータを出力する。′このデータはレジ
スタファイルＡ１又はＢ２のいづれかまたは両方に書き
込まれる。以上の一連の動作によつて１周期の演算処理
が完了する。従来のデータ演算処理装置は以上のように
構成されていたので常に１語単位のデータに対してのみ
演算が行なわれた。
従つて１語以下の短いデータに対しても１語の演算を行
ない、１語の場合と同じ処理時間を要し、又２語以上の
長いデータに対しては、１語の処理を複数回繰り返すた
め、２語長の時は２倍、３語長の場合は３倍というよう
にデータ長（語長）に比例して演算時間が増大するとい
う欠点があつた。この発明は上記のような従来装置の欠
点を除去するためになされたもので、レジスタファイル
からの読出し、演算回路での演算、レジスタフアイルヘ
の書き込みを連続して行ない、レジスタファイルに連続
して格納されている可変長データを高速に演算する装置
をうることを目的とするものである。
ない、１語の場合と同じ処理時間を要し、又２語以上の
長いデータに対しては、１語の処理を複数回繰り返すた
め、２語長の時は２倍、３語長の場合は３倍というよう
にデータ長（語長）に比例して演算時間が増大するとい
う欠点があつた。この発明は上記のような従来装置の欠
点を除去するためになされたもので、レジスタファイル
からの読出し、演算回路での演算、レジスタフアイルヘ
の書き込みを連続して行ない、レジスタファイルに連続
して格納されている可変長データを高速に演算する装置
をうることを目的とするものである。
第２図はこの発明の一実施例を示すブロック結線図であ
り、図において１，２は上記従来装置と全く同一のもの
である。
り、図において１，２は上記従来装置と全く同一のもの
である。
４，５はそれぞれ上記レジスタフアイルＡ１と同一のレ
ジスタフアイルＣ１及びＤ、６〜８は各々上記レジスタ
フアイルＡｌ，Ｂ２，Ｃ４，Ｄ５に対する番地変更回路
Ａ−ＤｌｌＯは上記レジスタフアイルＡｌ，Ｂ２，Ｃ４
，Ｄ５の出力を算術及び論理演算を行なう演算回路Ａ、
１１はこの演算回路Ａの演算結果を次の語の演算に伝え
るために情報を確保する伝播回路Ａ、１２は上記演算回
路ＡｌＯの出力に対し算術及び論理演算を行う演算回路
Ｂ、１３はこの演算回路Ｂのための伝播回路Ｂである。
ジスタフアイルＣ１及びＤ、６〜８は各々上記レジスタ
フアイルＡｌ，Ｂ２，Ｃ４，Ｄ５に対する番地変更回路
Ａ−ＤｌｌＯは上記レジスタフアイルＡｌ，Ｂ２，Ｃ４
，Ｄ５の出力を算術及び論理演算を行なう演算回路Ａ、
１１はこの演算回路Ａの演算結果を次の語の演算に伝え
るために情報を確保する伝播回路Ａ、１２は上記演算回
路ＡｌＯの出力に対し算術及び論理演算を行う演算回路
Ｂ、１３はこの演算回路Ｂのための伝播回路Ｂである。
上記のように構成されたデータ演算処理装置においては
、レジスタフアイルＡ１〜Ｄ５は適当なビツト数を単位
として語に分割されその語は順に番地付けされている。
、レジスタフアイルＡ１〜Ｄ５は適当なビツト数を単位
として語に分割されその語は順に番地付けされている。
演算の対象となる可変長のデータは、各レジスタフアイ
ルＡ１〜Ｄ５の適当な番地から連続する数語に格納され
る。番地変更回路Ａ６〜Ｄ９は各レジスタフアイルＡ１
〜Ｄ５の番地を外部からの同期信号に同期して連続的に
１を加算又は１を減算する。演算回路ＡｌＯの一方の入
力にはレジスタフアイルＡｌ，Ｂ２の出力が接続され、
他方の入力にはレジスタフアイルＣ４，Ｄ５の出力が接
続され各２つの入力の間で、又は各々の入力が独立で何
らかの算術、論理演算を行ない、その結果の２出力を演
算回路Ｂｌ２に出力する。演算回路Ｂｌ２ではこの２入
力に対して何らかの演算を行い、その結果はすべてのレ
ジスタフアイルＡ１〜Ｄ５に接続されている。この間に
おいて各伝播回路Ａｌｌ及びＢｌ３は演算回路ＡｌＯ及
びＢｌ２の結果を保持し次の演算の時にこの結果を送出
している。上記の動作においてレジスタフアイルＡ１〜
Ｄ５の読出し、書き込み、番地変更回路Ａ６〜Ｄ９、演
算回路ＡｌＯ，Ｂｌ２、伝播回路Ａｌｌ，Ｂｌ３の各回
路は、これらに共通に送られる同期信号に同期して動作
し、この同期信号の１周期の間で動作は終了する。
ルＡ１〜Ｄ５の適当な番地から連続する数語に格納され
る。番地変更回路Ａ６〜Ｄ９は各レジスタフアイルＡ１
〜Ｄ５の番地を外部からの同期信号に同期して連続的に
１を加算又は１を減算する。演算回路ＡｌＯの一方の入
力にはレジスタフアイルＡｌ，Ｂ２の出力が接続され、
他方の入力にはレジスタフアイルＣ４，Ｄ５の出力が接
続され各２つの入力の間で、又は各々の入力が独立で何
らかの算術、論理演算を行ない、その結果の２出力を演
算回路Ｂｌ２に出力する。演算回路Ｂｌ２ではこの２入
力に対して何らかの演算を行い、その結果はすべてのレ
ジスタフアイルＡ１〜Ｄ５に接続されている。この間に
おいて各伝播回路Ａｌｌ及びＢｌ３は演算回路ＡｌＯ及
びＢｌ２の結果を保持し次の演算の時にこの結果を送出
している。上記の動作においてレジスタフアイルＡ１〜
Ｄ５の読出し、書き込み、番地変更回路Ａ６〜Ｄ９、演
算回路ＡｌＯ，Ｂｌ２、伝播回路Ａｌｌ，Ｂｌ３の各回
路は、これらに共通に送られる同期信号に同期して動作
し、この同期信号の１周期の間で動作は終了する。
最初の同期信号と外部から与えられる番地により、各レ
ジスタフアイルＡ１−Ｄ５いずれかから各１語のデータ
が読み出され、演算回路ＡｌＯに送られる。この動作と
同時にこの時の番地の内容が各対応する番地変更回路Ａ
６〜Ｄ９に送られ、この値を１だけ増加、または１だけ
減少する。次の同期信号では番地変更回路Ａ６〜Ｄ９の
出力である新しい番地によつて各レジスタフアイルＡ１
〜Ｄ５から各１語のデータが読み出され演算回路ＡｌＯ
に送出される。以下、同期信号に同期して１あて変更さ
れる番地によつて対象とするデータの長さだけ連続する
語が読み出され、演算回路に送られる。演算回路ＡｌＯ
は最初の同期信号の時は無動作であるが、２番目の同期
信号の時にはデータが送られているので、２語のデータ
と伝播回路Ａｌｌからの情報により何らかの算術・論理
演算を行ない、結果の２語を演算回路Ｂｌ２に送出する
とともに、次の演算に必要な情報を伝播回路Ａｌｌに送
る。
ジスタフアイルＡ１−Ｄ５いずれかから各１語のデータ
が読み出され、演算回路ＡｌＯに送られる。この動作と
同時にこの時の番地の内容が各対応する番地変更回路Ａ
６〜Ｄ９に送られ、この値を１だけ増加、または１だけ
減少する。次の同期信号では番地変更回路Ａ６〜Ｄ９の
出力である新しい番地によつて各レジスタフアイルＡ１
〜Ｄ５から各１語のデータが読み出され演算回路ＡｌＯ
に送出される。以下、同期信号に同期して１あて変更さ
れる番地によつて対象とするデータの長さだけ連続する
語が読み出され、演算回路に送られる。演算回路ＡｌＯ
は最初の同期信号の時は無動作であるが、２番目の同期
信号の時にはデータが送られているので、２語のデータ
と伝播回路Ａｌｌからの情報により何らかの算術・論理
演算を行ない、結果の２語を演算回路Ｂｌ２に送出する
とともに、次の演算に必要な情報を伝播回路Ａｌｌに送
る。
以下、同期信号に同期して各レジスタフアイルＡ１〜Ｄ
５から入力する各１語と伝播回路Ａｌｌから伝播される
前の演算結果により、同じ演算を行なう事を対象とする
データの長さだけの語数について繰り返す。演算回路Ｂ
ｌ２も演算回路ＡｌＯと同様に同期信号に同期して演算
を繰り返す。演算回路Ｂｌ２から出力される１語のデー
タは、レジストフアイルが同時に読み書き可能な構成で
あればレジスタフアイルＡ１〜Ｄ５の任意のプロツクに
、また同時に読み書き不可能な構成であれば演算回路Ａ
ｌＯに送るための読み出し動作を行なつていないプロツ
クのレジスタフアイルに対して、同期信号に同期して対
象とするデータの長さだけの語数について書き込みを行
う。なお、上記実施例では、レジスタフアイルを４プロ
ツクとしたが、レジスタフアイルの読み書きが競合しな
い限り、プロツクの数、構成を適当に決めてもよい。ま
た上記実施例では演算回路の段数を２段としているが、
演算回路全体として演算機能を有効に実現するために、
適当な段数に分けてもよい。また上記実施例では可変長
データの長さを指定する方法を示していないが、データ
の語長をあらかじめ指定しておけば、以下の命令の対象
となるデータ長を常に前に指定した値とする方法や、命
令の中に語長を指定するフイールドを設け、各命令ごと
にデータの語長を指定することにより、１個の命令で可
変長の演算が記述できプログラミングを容易にするとと
もにそのプログラミングを格納する記憶装置の容量を減
らすことができる。この発明は以上説明したとおり、複
数プロツクのレジスタフアイル、複数段の演算回路、こ
の演算回路の結果を再入力する伝播回路を設けることに
より、可変長データの処理時間を大幅に短縮でき、プロ
グラミングを容易にしまた記憶装置の容量を減らすこと
ができるという効果がある。
５から入力する各１語と伝播回路Ａｌｌから伝播される
前の演算結果により、同じ演算を行なう事を対象とする
データの長さだけの語数について繰り返す。演算回路Ｂ
ｌ２も演算回路ＡｌＯと同様に同期信号に同期して演算
を繰り返す。演算回路Ｂｌ２から出力される１語のデー
タは、レジストフアイルが同時に読み書き可能な構成で
あればレジスタフアイルＡ１〜Ｄ５の任意のプロツクに
、また同時に読み書き不可能な構成であれば演算回路Ａ
ｌＯに送るための読み出し動作を行なつていないプロツ
クのレジスタフアイルに対して、同期信号に同期して対
象とするデータの長さだけの語数について書き込みを行
う。なお、上記実施例では、レジスタフアイルを４プロ
ツクとしたが、レジスタフアイルの読み書きが競合しな
い限り、プロツクの数、構成を適当に決めてもよい。ま
た上記実施例では演算回路の段数を２段としているが、
演算回路全体として演算機能を有効に実現するために、
適当な段数に分けてもよい。また上記実施例では可変長
データの長さを指定する方法を示していないが、データ
の語長をあらかじめ指定しておけば、以下の命令の対象
となるデータ長を常に前に指定した値とする方法や、命
令の中に語長を指定するフイールドを設け、各命令ごと
にデータの語長を指定することにより、１個の命令で可
変長の演算が記述できプログラミングを容易にするとと
もにそのプログラミングを格納する記憶装置の容量を減
らすことができる。この発明は以上説明したとおり、複
数プロツクのレジスタフアイル、複数段の演算回路、こ
の演算回路の結果を再入力する伝播回路を設けることに
より、可変長データの処理時間を大幅に短縮でき、プロ
グラミングを容易にしまた記憶装置の容量を減らすこと
ができるという効果がある。
第１図は従来のデータ演算処理装置の一例を示すプロツ
ク結線図、第２図はこの発明の一実施例を示すプロツク
結線図である。 図において１及び２はレジスタフアイルＡ及びＢ、４及
び５はレジスタフアイルＣ及びＤ、６〜９は番地変更回
路Ａ−Ｄ、１０は演算回路Ａ、１１は伝播回路Ａ、１２
は演算回路Ｂ、１３は伝播回路Ｂである。
ク結線図、第２図はこの発明の一実施例を示すプロツク
結線図である。 図において１及び２はレジスタフアイルＡ及びＢ、４及
び５はレジスタフアイルＣ及びＤ、６〜９は番地変更回
路Ａ−Ｄ、１０は演算回路Ａ、１１は伝播回路Ａ、１２
は演算回路Ｂ、１３は伝播回路Ｂである。
Claims (1)
- １ 複数ブロックのレジスタファイル、この各レジスタ
ファイルから読み出すべきデータの番地を一語に対する
演算処理が終るごとに変更する番地変更回路、上記各レ
ジスタファイルから上記番地変更回路の出力に従つて読
み出されたデータを演算しその演算結果のデータを各レ
ジスタファイルに書き込むために出力する一段又は複数
段の演算回路、この各段の演算回路に対しその演算結果
の一部を次の演算のためのデータとしてその演算回路に
再入力する伝播回路を備えたことを特徴とする可変長の
データ演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6013679A JPS5947339B2 (ja) | 1979-05-16 | 1979-05-16 | デ−タ演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6013679A JPS5947339B2 (ja) | 1979-05-16 | 1979-05-16 | デ−タ演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55153050A JPS55153050A (en) | 1980-11-28 |
| JPS5947339B2 true JPS5947339B2 (ja) | 1984-11-19 |
Family
ID=13133413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6013679A Expired JPS5947339B2 (ja) | 1979-05-16 | 1979-05-16 | デ−タ演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5947339B2 (ja) |
-
1979
- 1979-05-16 JP JP6013679A patent/JPS5947339B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55153050A (en) | 1980-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6275921B1 (en) | Data processing device to compress and decompress VLIW instructions by selectively storing non-branch NOP instructions | |
| US4037085A (en) | Counter | |
| JPH01182992A (ja) | 半導体記憶装置 | |
| JPS5814257A (ja) | 論理シミユレ−シヨン用デ−タ処理装置 | |
| JPS5947339B2 (ja) | デ−タ演算処理装置 | |
| JPS6211736B2 (ja) | ||
| JPS5849960B2 (ja) | 情報チエツク方式 | |
| JPS6155686B2 (ja) | ||
| JP3107595B2 (ja) | メモリアクセス制御装置及びメモリアクセス制御方法 | |
| JPH0668055A (ja) | ディジタル信号処理装置 | |
| JP2553630B2 (ja) | データ処理装置 | |
| JPS6043592B2 (ja) | 大容量スタテイツクシフトレジスタ | |
| JPH0512011A (ja) | パイプライン回路 | |
| JPH0748309B2 (ja) | 記号列照合メモリおよびそのカスケード接続方式 | |
| JPH04219879A (ja) | 演算装置 | |
| JPS6116365A (ja) | ベクトルデ−タ処理装置 | |
| JPS6116364A (ja) | ベクトルデ−タ処理装置 | |
| JPH05206391A (ja) | 情報内部並列処理集積回路 | |
| JPH04113469A (ja) | 論理シミュレーションプロセッサ | |
| JPH0255821B2 (ja) | ||
| JPH0721154A (ja) | ベクトル処理装置 | |
| JPS6148177B2 (ja) | ||
| JPH0376557B2 (ja) | ||
| JPS6370999A (ja) | 可変段数シフトレジスタ | |
| JPH05290080A (ja) | 並列処理装置 |