JPS6148177B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、任意の基本語長のデータを連結して
倍語長のデータを構成し、この倍語長のデータを
０ビツト幅ないし基本語長ビツト幅の範囲でシフ
トできるようにしたシフト方式に関するものであ
る。

垂算又は除算装置では有効桁数を増すために基
本語長レジスタを複数個連結し、倍語長のデータ
又は４倍語長のデータを取扱えるように構成する
のが普通である。またコスト・ダウンを目的とし
て基本語長の半分の語長を基本単位とするマシン
も小型機では多い。このような場合、基本データ
長を越えるデータをシフトすることがしばしば必
要となつてくる。

第１図は従来のシフト方式の１例を示すもので
あつて、１はローカル・ストレージ、２はシフト
回路、２―Ｌは左シフト溢れ回路、２―Ｒは右シ
フト溢れ回路、３は連結レジスタ、４と５はOR
回路をそれぞれ示している。左シフト溢れ回路２
―Ｌおよび右シフト溢れ回路２―Ｒは一般には１
ビツトないし４ビツト程度の溢れを処理するもの
である。右シフト溢れ又は右シフト溢れはOR回
路５を通つて連結レジスタ３にセツトされる。ロ
ーカル・ストレージ１から読出されたデータ、例
えばデータＡに連結レジスタ３のデータを連結し
て左シフトする場合、連結レジスタの内容はデー
タＡの右側に連結されて左シフトされ、データＡ
に連結レジスタ３の内容を連結して右シフトする
場合には、連結レジスタ３のデータはデータＡの
左側に連結されて右シフトされる。第１図のシフ
ト方式は、16ビツト・データのロジカル・シフト
又はサーキユラー・シフトを１ステツプで処理す
ることが可能である。

なお、左シフトのサーキユラー・シフトが行わ
れる場合には、同一データが中央の入力ポートと
右側の入力ポートに同時に印加され、右シフトの
サーキユラー・シフトの場合には、中央の入力ポ
ートと左側の入力ポートに同一のデータが印加さ
れる。

第２図は第１図のシフト方式において、データ
ＢにデータＡを連結して左シフトする場合の動作
を説明するものである。なお、，，，は
部分デタを示している。例えば、６ビツド左シフ
トの場合、第１ステツプではローカル・ストレー
ジ１から読出されたデータＡが左へ６ビツトだけ
シフトされる。第２ステツプにおいてはデータＡ
は右へ10ビツトシフトされる。第３ステツプでは
データＢが左へ６ビツトだけシフトされる。第４
ステツプでは部分的結果２，３がORされる。な
お、部分的結果２，３はローカル・ストレージ１
内のワーク・レジスタに一時的にセツトされる。
Y.ビツトを基本語長とすると、第１図のシフト
方式は連結して作られた倍語長のデータをシフト
するとき、４ステツプ必要とするという欠点を有
している。

第３図は第１図のシフト方式を改良した従来の
シフト方式を示すものであつて、２′はシフト回
路３′は連結レジスタをそれぞれ示している。

シフト回路２′は、32ビツトのデータを０ビツ
トないし16ビツトの範囲内でシフトできるもので
ある。信号線_１上の16ビツトのデータに信号線
_２上の16ビツトのデータを連結した左シフトす
る場合、次のようなデータが出力線_３の第０ビ
ツトないし第15ビツトから出力される。なお、信
号線_１に対しては０ないし15ビツトが割当てら
れ、信号線_２に対しては第16ビツトないし第31
ビツトが割当てられている。０ビツト左シフトの
ときには入力の第０ビツトないし15ビツトが出力
され、１ビツト左シフトの場合には入力の第１ビ
ツトないし第16ビツトが出力される。同様にして
16ビツト左シフトのときには入力の第16ビツトな
いし第31ビツトがシフトされる。信号線_１上の
16ビツトのデータに信号線_２上の16ビツトのデ
ータを連結して右シフトする場合、次のようなデ
ータが出力線_３の第16ビツトないし第31ビツト
から出力される。即ち、０ビツト右シフトのとき
には、入力の第０ビツトないし第15ビツトが出力
され、１ビツト右シフトのときには入力の第31ビ
ツトないし第14ビツトが出力される。同様にして
16ビツト右シフトのときには入力の第16ビツトな
いし第31ビツトがシフトされる。

第３図のシフト方式において、16ビツトのデー
タＢに16ビツトのデータＡを連結してロジカル・
シフトする処理は、次の３つのステツプにより実
行される。第１ステツプでは、データＡが読出さ
れて連結レジスタ３′にセツトされる。第２ステ
ツプでは読出されたデータＢに連結レジスタ３′
の内容が連結されてシフト回路２′でシフトさ
れ、シフト回路２′の出力第０ビツトないし第16
ビツト又は第16ビツトないし第31ビツトがロジカ
ル・ストレージ１のデータＢ格納域ADRBに書込
まれる。第３ステツプではデータＡがシフト回路
２′によつてロジカルシフトされ、シフト回路
２′からの出力がデータＡ格納域ADRAに書込ま
れる。第２図で説明した方式では４ステツプを必
要としたが、第３図のシフト方式では同様な処理
が３ステツプで実行される。

第３図のシフト装置において、16ビツトのデー
タＡ又はデータＢをサーキユラー・シフトする場
合には、同一データが信号線_１，_２上に送出
され信号線_１のデータと信号線_２のデータが
連結されてシフト回路２′でシフトされ、その出
力がデータＡ格納域ADRA又はデータＢ格納域
ADRBに書込まれる。

第３図のシフト方式においては32ビツトのサー
キユラー・シフトは次の５ステツプで実行され
る。データＢにデータＡを連結してサーキユラ
ー・シフトする例について説明する。第１ステツ
プではデータＢが作業レジスタＣ（図示せず）に
書込まれる。第２ステツプではデータＡが連結レ
ジスタ３′にセツトされる。第３ステツプではデ
ータＢに連結レジスタ３′の内容が連結され、シ
フト回路２′でシフトされ、シフト回路２′の出力
がデータＢ格納域ADRBにセツトされる。第４ス
テツプでは上記作業レジスタＣの内容が連結レジ
スタ３′にセツトされる。第５ステツプではデー
タＡに連結レジスタ３′の内容が連結され、シフ
ト回路２′によりシフトされシフト回路２′の出力
がデータＡ格納域ADRAに書込まれる。

第３図のシフト方式は、第１図のシフト方式に
比して少ないステツプでシフト処理を実行できる
とはいえ、相当のステツプ数を必要とする。ま
た、基本語長の連結レジスタを必要とするため、
金物量も多いという欠点を有している。

本発明は、上記の考察に基づくものであつて、
比較的に金物量の少ないシフト回路を用い、しか
も少ないステツプ数でシフト処理を実行できるよ
うになつたシフト方式を提供することを目的とし
ている。そしてそのため、本発明のシフト方式
は、ｎビツト幅の入力信号線_１と、ｎビツト幅
の入力信号線_２と、上記入力信号線_１のデー
タ及び入力信号線_２のデータが入力されるシフ
ト回路と、入力信号線_１に論理和接続された複
数のデータ源と、入力信号線_２に論理和接続さ
れた複数のデータ源とを具備し、上記シフト回路
は、上記信号線_１の入力データにビツト０ない
しビツトｎ−１を割当て、上記信号線_２の入力
データにビツトｎないしビツト2n−１を割当て
ると共に、０ビツトないしｎビツトの範囲でシフ
ト可能であり、ｉビツト左シフト（ただし、ｉは
０以上で且つｎ以下の整数）の場合には入力デー
タのビツトｉないしビツトｎ＋ｉ−１を出力し、
０ビツト右シフトの場合には入力データのビツト
０ないしビツトｎ−１を出力し、ｎビツト右シフ
トの場合には入力データのビツトｎないしビツト
2n−１を出力し、ｊビツト右シフト（ｊは０よ
り大でｎより小の整数）の場合には入力データの
ビツト2n−ｊないしビツト2n−１、ビツト０な
いしビツトｎ−ｉ−１を出力するように構成さ
れ、入力信号線_１に論理和接続された複数のデ
ータ源の一つは、２ポートRAMの一方の出力ポ
ート又は同一の内容を持つ一対のメモリ回路の一
方のメモリ回路であり、入力信号線_２に論理和
接続された複数のデータ源の一つは、２ポート
RAMの他方の出力ポート又は同一の内容を持つ
一対のメモリ回路の他方のメモリ回路であること
を特徴とするものである。以下、本発明を図面を
参照しつつ説明する。

第４図は本発明の１実施例を示すものであつて
１′は２ポートRAM、Ｘは信号線_１にOR接続
される他装置、Ｙは信号線_２にOR接続される
他装置を示している。なお、第３図と同一符号は
同一物を示している。２ポートRAMは、例えば
アドレス１としてアドレスADRBを指定し、アド
レス２としてADRAを指定して読取指令信号を入
力すると、出力ポートO₁からデータＢが読出さ
れ、これと同時に出力ポートO₂からデータＡが
読出されるものである。第４図の例では、２ポー
トRAM１′はローカル・ストレージとして用いら
れるものである。出力ポートO₁は信号線_１に
OR接続され、出力ポートO₂は信号線_２にOR
接続されている。

次に第４図のシフト方式の動作を説明する。32
ビツト・データのロジカル・シフトは次の２ステ
ツプで実行される。第１ステツプにおいてはデー
タＡとデータＢが読出され、データＢにデータＡ
が連結され、シフト回路２′でシフトされ、シフ
ト回路２′からの出力がデータＢ格納域ADRBに
書込まれる。第２ステツプにおいては、データＡ
が信号線_１に読出され、信号線_２上のデータ
はオール「０」され、信号線_１上のデータＡに
信号線_２上のオール「０」のデータが連結さ
れ、シフト回路２′でシフトされ、シフト結果が
データＡ格納域ADRAに書込まれる。

16ビツトのサーキユラー・シフトは、次の１ス
テツプで実行される。データＢをサーキユラー・
シフトするとき、信号線_１と_２上にデータＢ
が同時に読出され、これらを連結してシフト回路
２′でシフトし、シフト回路２′の出力をデータＢ
格納域ADRBに書込む。

32ビツトのデータのサーキユラー・シフトは次
の３ステツプで実行される。データＢにデータＡ
を連結してサーキユラー・シフトする場合、第１
ステツプではデータＢが作業レジスタＣに移され
る。第２ステツプでは、データＢにデータＡが連
結され、シフト回路２′でシフトされ、シフト回
路２′の出力データＢ格納域ADRBに書込まれ
る。第３ステツプでは、データＡに作業レジスタ
Ｃのデータが連結され、シフト回路２′でシフト
され、シフト回５２′の出力がデータＡ格納域域
ADRAに格納される。

上述の説明は２ポートRAM１′のデータを連結
してシフトする場合の説明であるが、例えば、信
号線_１上に読出されたデータＢに他装置Ｘから
のデータを連結してシフトすることも出来、ま
た、信号線_１上に送出された他装置Ｙからのデ
ータに、信号線_２上に読出されたデータＡを連
結してシフトすることも出来る。

以上の説明から明らかなように、本発明によれ
ば、従来方式に比して短かいステツプでシフト処
理を行うことが出来る。また、倍語長のデータを
０ビツト幅ないし基本本語長ビツト幅の範囲内で
シフトできるシフト回路の代りに、倍語長のデー
タを０ビツト幅ないし倍語長ビツト幅の範囲内で
シフトできるシフト回路を使用することも可能で
あるが、本発明では、倍語長データを０ビツト幅
ないし基本語長ビツト幅の範囲内でシフトできる
シフト回路を用いているので、シフト回路の金物
量を少なくすることが出来る。なお、常に同一の
内容を保つように構成された１対のメモリ回路
と、それぞれが各メモリ回路に組合わされた２個
のラツチ回路をもつデータ貯蔵器は本出願人によ
つて既に提案されているが、このメモリ装置は２
ポートRAMと同等の機能を有するものであるの
で、２ポートRAMの代りにこの種のメモリ装置
を用いることも勿論可能である。

【図面の簡単な説明】

第１図は従来のシフト方式の１例を示す図、第
２図は第１図のシフト方式においてデータＢにデ
ータＡを連結してロジカル左シフトする場合の動
作を示す図、第３図は第１図のシフト方式を改良
した従来のシフト方式を示す図、第４図は本発明
の１実施例のブロツク図である。 １…ローカル・ストレージ、１′…２ポート
RAM、２…シフト回路、２′…シフト回路、３と
３′…連結レジスタ、４と５…OR回路。

Claims (1)

【特許請求の範囲】
1. １ ｎビツト幅の入力信号線_１と、ｎビツト幅
   の入力信号線_２と、上記入力信号線_１のデー
   タ及び入力信号線_２のデータが入力されるシフ
   ト回路と、入力信号線_１に論理和接続された複
   数のデータ源と、入力信号線_２に論理和接続さ
   れた複数のデータ源とを具備し、上記シフト回路
   は、上記信号線_１の入力データにビツト０ない
   しビツトｎ−１を割当て、上記信号線_２の入力
   データにビツトｎないしビツト2n−１を割当て
   ると共に、０ビツトないしｎビツトの範囲でシフ
   ト可能であり、ｉビツト左シフト（ただし、ｉは
   ０以上で且つｎ以下の整数）の場合には入力デー
   タのビツトｉないしビツトｎ＋ｉ−１を出力し、
   ０ビツト右シフトの場合には入力データのビツト
   ０ないしビツトｎ−１を出力し、ｎビツト右シフ
   トの場合には入力データのビツトｎないしビツト
   2n−１を出力し、ｊビツト右シフト（ｊは０よ
   り大でｎより小の整数の場合には入力データのビ
   ツト2n−ｊないしビツト2n−１、ビツト０ない
   しビツトｎ−ｊ−１を出力するように構成され、
   入力信号線_１に論理和接続された複数のデータ
   源の一つは、２ポートRAMの一方の出力ポート
   又は同一の内容を持つ一対のメモリ回路の一方の
   メモリ回路であり、入力信号線_２に論理和接続
   された複数のデータ源の一つは、２ポートRAM
   の他方の出力ポート又は同一の内容を持つ一対の
   メモリ回路の方のメモリ回路であることを特徴と
   するシフト方式。