JPH05191291A - マルチプレクサ - Google Patents

Abstract

(57)【要約】 【目的】 必要な回路配線及び論理ゲートの数を減少す
ることにより、高速且つ小型で安価なマルチプレクサを
提供すること。 【構成】 ｑ（ｋ）：１の比で圧縮して個数を減少した
サブマルチプレクサ２４１−２４７；２５１−２５４を
含み、多数の副区分２１１−２２６から成る第１のレジ
スタ２１０から多数の隣接するビット，バイト，ハーフ
ワード，又はワードを選択してそれを同一順序で多数の
副区分２３１−２３４から成る第２のレジスタ２３０に
配置することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一方のレジスタから隣
接する多数のビット、バイト、半ワード、又はワードを
選択し、それらを第２のレジスタに同一順序で配置する
マルチプレクサに関する。

【０００２】

【従来の技術】従来のマルチプレクサとしては、例え
ば、図１に概略示すような１６ビットから４ビットを選
択する先行技術のマルチプレクサがある。４ビット・レ
ジスタ１３０の各副区分１３１−１３４は夫々接続線１
４０及び１５０によって１６ビット・レジスタ１１０の
副区分１１１−１２６の各々に接続されている。図に
は、それを明確にするため、４ビット・レジスタ１３０
の副区分１３１を１６ビット・レジスタ１１０の副区分
１１１−１２６の各々に接続する接続線１４０と、１６
ビット・レジスタ１１０の副区分１２６を４ビット・レ
ジスタ１３０の副区分１３１−１３４の各々に接続する
接続線１５０のみが示してある。

【０００３】しかし、実際の実施に際しては、１６ビッ
ト・レジスタ１１０の各副区分１１１−１２６は４ビッ
ト・レジスタ１３０の副区分１３１−１３４の１つへ夫
々接続され、４ビット・レジスタ１３０の副区分１３１
−１３４の夫々は１６ビット・レジスタ１１０の副区分
１１１−１２６の各１つに接続される１６入力を有す
る。図１において、１６ビット・レジスタ１１０の副区
分１２６と４ビット・レジスタ１３０の副区分１３１と
を接続する１本の接続線は両方の接続線群１４０、１５
０の一部として表わしてある。

【０００４】この構成の一部の論理的実施を図２に示
す。１６ビット・レジスタ１１０の副区分１１１−１２
６の各々は各アンド・ゲート１６１−１７６の第１の入
力に接続される。アンド・ゲート１６１−１７６に対す
る第２の入力はマルチプレクサ制御装置（図に示してい
ない）に接続される。アンド・ゲート１６１−１６４の
出力は４ビット・オア・ゲート１８１の入力に接続され
る。アンド・ゲート１６１−１６４の出力は４入力オア
・ゲート１８１の入力に接続される。アンド・ゲート１
６５−１６８の出力は４入力オア・ゲート１８２の入力
に接続される。アンド・ゲート１６９−１７２の出力は
４入力オア・ゲート１８３の入力に接続される。アンド
・ゲート１７３−１７６の出力は４入力オア・ゲート１
８４の入力に接続される。オア・ゲート１８１−１８４
の出力の各々は４入力オア・ゲート１８５の異なる入力
の１つに接続される。

【０００５】オア・ゲート１８５の出力１６０は４ビッ
ト・レジスタ１３０の各副区分１３１−１３４の入力に
接続される。図２の全回路は、各出力１６０が４ビット
・レジスタ１３０の副区分１３１−１３４の１つのみに
接続されるというように、各マルチプレクサにおいて４
回繰返される。今、４ビット・レジスタ１１０の副区分
１１１−１２６の１つから４ビット・レジスタ１３０の
副区分１３１−１３４の１つへビット値の１つを転送し
ようとする場合、対応するアンド・ゲート１６１−１７
６の第２の入力にマルチプレクサ制御装置から“ハイ”
信号を送信すると、マルチプレクサが接続されている４
ビット・レジスタ１３０の副区分１３１−１３４の１つ
に接続することができる出力１６０に希望するビット値
が現われる。

【０００６】

【発明が解決しようとする課題】以上説明した従来技術
の設計は大量の冗長配線及び冗長論理ゲートを含むとい
う欠点を有する。例えば、１６ビット・レジスタ１１０
の副区分１１１−１２６の各々は４ビット・レジスタ１
３０の副区分１３１−１３４のすべてに対し、適当な論
理ゲートを通して接続することができるとしても、ある
適用業務においては、１６ビット・レジスタ１１０の副
区分１１１−１２６におけるビット値は４ビット・レジ
スタ１３０の副区分１３１−１３４の１つにのみ接続さ
れるだけである。このような冗長配線の影響により、接
続線が必要以上に長く、１６ビット・レジスタ１１０の
副区分１１１−１２６の各々に必要以上のロードがある
と、マルチプレクサの動作を遅延させることになる。そ
の上、冗長な論理ゲートは更により多く利用できるであ
ろうチップ上に大量のスペースを使用する結果となる。

【０００７】従って、本発明の目的は回路配線の量を少
くし、最初の又は出力レジスタのロードを減少し、必要
な論理ゲートの数を減少するようにしたマルチプレクサ
回路を設計することである。

【０００８】

【課題を解決するための手段】本発明は、上記の目的を
達成するため、この回路を必要とするアプリケーション
に対し、選択されるバイトが連続的であるということ、
すなわち該バイトはレジスタの隣接する副区分にあると
いうことを実現することを特徴とする。従って、第１の
レジスタ（すなわち、そこからビットが取出されるレジ
スタ）のすべての副区分の出力を第２のレジスタ（すな
わち、そこにビットがロードされるレジスタ）のすべて
の副区分に大して同時に接続する必要はないということ
である。

【０００９】逆に、第２のレジスタの副区分のすべての
入力を第１のレジスタの副区分の出力のすべてに同時に
接続する必要はないということになる。必要なことのす
べては第１のレジスタの隣り合う副区分が第２のレジス
タの隣り合う副区分に対し同時に接続されるということ
である。更に詳細な回路の構成は請求項の特徴部及び以
下の実施例において詳細に記述する。

【００１０】マルチプレクサの配線を節約すると同様、
第１のレジスタからの“ファンアウト”配線を減少する
ということは、第１のレジスタのロードを減少すると共
に、マルチプレクサが要求する論理ゲートの数を実質的
に減少することにもなる。これはこのマルチプレクサを
組込んだチップのスペースを大きく節約すると共に、マ
ルチプレクサの動作速度を実質的な増加に導くものであ
る。

【００１１】この発明はキャッシュの部分から必要なデ
ータを選択するキャッシュ・メモリーに組込むことがで
きる。この発明は、又命令緩衝域から要求された命令を
選択するために使用することもできる。

【００１２】

【実施例】以下、添付図面を参照して本発明の実施例を
詳細に説明する。図３は本発明の一実施例によるマルチ
プレクサを概略示す説明図である。本実施例において
は、第１のレジスタ（１６ビット）２１０から４個連続
的な（隣接する）ビットを選択して第２のレジスタ（４
ビット）２３０に入力するものと仮定する。第１のレジ
スタ２１０は１６個の副区分２１１−２２６（各ビット
に対して１つ）に分割され、第２のレジスタ２３０は４
個の副区分２３１−２３４に分割される。４個の連続的
ビットは１６ビット・レジスタ２１０の如何なる４個の
隣接する副区分２１１−２２６からのものでもよく、例
えば、副区分２１５−２１８のものでも、又はレジスタ
２１０が“循環”モードで作業する場合は副区分２２
５，２２６，２１１，及び２１２からのものでもよい。

【００１３】第１のレジスタ２１０の副区分２１１−２
１３，２１５−２１７，２１９−２２２，及び２２３−
２２５の各々は接続線２８０によって１群のサブマルチ
プレクサ２４１−２４３，及び２４５−２４７の２つに
接続される。同様に、サブマルチプレクサ２４１−２４
３及び２４５−２４７の各々は接続線２７０によって第
１のレジスタ２１０の副区分２１１−２１３，２１５−
２１７，２１９−２２２，及び２２３−２２５の４つに
接続される。第１のレジスタ２１０の副区分２１４，２
１８，２２２，及び２２６は接続線２９０によってサブ
マルチプレクサ２４４にのみ接続される。サブマルチプ
レクサ２４１は１本の接続線２６０によってサブマルチ
プレクサ２５１の入力に接続される。サブマルチプレク
サ２４２は２本の接続線２６０によってサブマルチプレ
クサ２５１，２５２の入力に接続される。サブマルチプ
レクサ２４３は３本の接続線２６０によってサブマルチ
プレクサ２５１−２５３の入力に接続される。

【００１４】サブマルチプレクサ２４４は４本の接続線
２６０によってサブマルチプレクサ２５１−２５４のす
べての入力に接続される。サブマルチプレクサ２４７は
１本の接続線２６０によってサブマルチプレクサ２５４
の入力に接続される。サブマルチプレクサ２４６は２本
の接続線２６０によってサブマルチプレクサ２５４，２
５３の入力に接続される。サブマルチプレクサ２４５は
３本の接続線２６０によってサブマルチプレクサ２５２
−２５４の入力に接続される。サブマルチプレクサ２５
１−２５４の各々は接続線２６０によって４個の隣り合
うサブマルチプレクサ２４１−２４７に接続される。そ
のうち、サブマルチプレクサ２４４は常に接続される。
サブマルチプレクサ２５１−２５４の各々は接続線２９
５によって第２のレジスタ２３０の対応する副区分２３
１−２３４の入力の１つに接続される。図を簡単にする
ためにのみ、図３は接続線２７０，２８０，及び２９０
のあるもののみを示す。

【００１５】図４は図３を論理回路に実施した図を示
す。第１段のサブマルチプレクサ２４１−２４７の各々
は４個のアンド・ゲートと１個の４入力オア・ゲートと
から成る。各アンド・ゲートの第１の入力は第１のレジ
スタ２１０の副区分２１１−２２６の１つの出力に接続
され、接続されている副区分２１１−２２６の１つは各
アンド・ゲート入力に対するその参照符号によって示さ
れる。各アンド・ゲートの第２の入力はマルチプレクサ
制御装置（図に示していない）に接続される。アンド・
ゲートの出力は４入力オア・ゲートに接続される。オア
・ゲートの出力は第１段のマルチプレクサの出力を形成
し、第２段のサブマルチプレクサの入力に接続される。

【００１６】第２段のサブマルチプレクサ２５１−２５
４は４個のアンド・ゲートと１個の４入力オア・ゲート
とから成る。これら各アンド・ゲートの第１の入力は前
述の如く第１段のマルチプレクサ２４１−２４７の１つ
の出力に接続され、第２の入力はマルチプレクサ制御装
置（図に示していない）に接続される。４個のアンド・
ゲートの出力は４入力オア・ゲートの入力に接続され、
それらの出力は図の参照符号によって示すように第２の
レジスタ２３０の副区分２３１−２３４の入力に接続さ
れる。

【００１７】マルチプレクサ部分を実際に実現したもの
を図５及び図６に示す。図５は図４に示すマルチプレク
サ回路のサブマルチプレクサ２４１−２４７，２５１−
２５４の各々に対する論理的設計を示し、そこには４個
のアンド・ゲート３０１−３０４と１個の４入力オア・
ゲート３１０とがある。各アンド・ゲートに対する第１
の入力はＡＯ，ＢＯ，ＣＯ及びＤＯと表示され、該アン
ド・ゲートの第２の入力はＡ１，Ｂ１，Ｃ１及びＤ１と
表示される。アンド・ゲート３０１−３０４の出力は３
２０と表示された出力を有する４入力オア・ゲート３１
０の入力に接続される。

【００１８】図６は図５の論理的設計を実現した回路図
を示す。その回路図を見ると、入力対ＡＯ：Ａ１，Ｂ
Ｏ：Ｂ１，ＣＯ：Ｃ１，ＤＯ：Ｄ１のいずれかが両方共
１であると、サブマルチプレクサの出力３２０に１が現
われる。回路はその構成に１２個のｐ型ＦＥＴと１２個
のｎ型ＦＥＴとを必要とする。従って、図４に示す完全
なマルチプレクサを構成するためには、サブマルチプレ
クサ回路を１１回反復することになるので、合計１３２
個のｎ型ＦＥＴと１３２個のｐ型ＦＥＴとを必要とす
る。これは図２の先行技術回路と比較すると、先行技術
回路においては、アンド／オア論理ブロック１６１−１
７６，１８１−１８４を構成するため、１９２個のｎ型
ＦＥＴと１９２個のｐ型ＦＥＴとを必要とし、更にオア
・ゲート１８５（図７からわかるように）の構成のた
め、２０個のｎ型ＦＥＴと２０個のｐ型ＦＥＴが要求さ
れ、合計２１２個のｎ型ＦＥＴと２１２個のｐ型ＦＥＴ
とを使用することになる。

【００１９】次に、本実施例によるマルチプレクサの動
作について例示する。まず最初、第１のレジスタ２１０
の副区分２１４−２１７に含まれている値が第２のレジ
スタ２３０に転送されるべきであると仮定する。それ
は、マルチプレクサ制御装置（図に示していない）によ
り、第１の入力がサブマルチプレクサ２４４の副区分２
１４と、サブマルチプレクサ２４５の副区分２１５と、
サブマルチプレクサ２４６の副区分２１５と、サブマル
チプレクサ２４７の副区分２１７とに接続されているア
ンド・ゲートの第２の入力を“ハイ”に反転することに
よって行われる。サブマルチプレクサ２４４−２４７の
出力には夫々副区分２１４−２１７に含まれている値が
現われる。

【００２０】そこで、これらの値は、マルチプレクサ制
御装置（図に示していない）により、第１の入力がサブ
マルチプレクサ２５１のサブマルチプレクサ２４４と、
サブマルチプレクサ２５２のサブマルチプレクサ２４５
と、サブマルチプレクサ２５３のサブマルチプレクサ２
４６と、サブマルチプレクサ２５４のサブマルチプレク
サ２４７とに接続されているアンド・ゲートの第２の入
力を“ハイ”に反転してサブマルチプレクサ２５１−２
５４に転送される。サブマルチプレクサ２５１−２５４
からそれらの値は接続線２９５に沿って第２のレジスタ
２３０の副区分２３１−２３４に転送することができ
る。他の隣接する値はマルチプレクサ制御装置により適
当なアンド・ゲートの第２の入力を“ハイ”に反転する
ことによって、第１のレジスタ２１０の副区分２１１−
２２６から第２のレジスタの副区分２３１−２３４に転
送することができる。

【００２１】上記のマルチプレクサ回路は第１のレジス
タ２１０の１６個の隣接する副区分２１１−２２６から
４個の連続ビットを選択する場合について説明した。し
かし、本発明の原理は、第１のレジスタのｎ個の隣接す
る副区分からｍ個の連続ビットを選択するというように
如何なる数を選択するようにでも一般化することができ
る。この原理は図８に例示する。

【００２２】図８における第１のレジスタ４１０はｎ個
の副区分の全部を持つ。第２のレジスタ４３０はｍ個の
副区分を持ち、第１のレジスタ４１０からのｍ個の連続
ビットが第２のレジスタ４３０に読出される。図に示す
ように、一群の論理段４５０−４５２が接続線４６１−
４６４によって、相互に及び第１のレジスタ４１０、及
び第２のレジスタ４３０に接続される。ここでは、図を
簡単にするため、接続線４６１−４６４は詳細に示さ
ず、３個の論理段のみを示す。しかし、如何なる数（例
えば、ｋ（２に等しいか、２より大きい数）個）の論理
段でも使用することができる。

【００２３】これら論理段の各々は多数（ｚ（ｋ））の
サブマルチプレクサを組込み、その各々はｑ（ｋ）：１
の比に圧縮される。すなわち、それらは夫々ｑ（ｋ）個
の入力と１個の出力とを有する。異なる論理段４５０−
４５２のサブマルチプレクサは異なる圧縮比を持つこと
ができる。この発明が機能するためには、下述するよう
に、最少数の論理段と、各論理段４５０−４５２には最
少数のマルチプレクサとがなければならない。勿論、最
少数のサブマルチプレクサ又は最少数の論理段以上の数
でもよい。

【００２４】各論理段におけるサブマルチプレクサの最
少数は下記の規則から計算することができる。 ｉ）第ｋ論理段、すなわち第２のレジスタ４３０の前
（図８に論理段４５２として示す）の最終論理段はｍ個
のサブマルチプレクサを含む。

【００２５】ii）第（ｋー１）論理段（図８の論理段４
５１に対応する）はｎ個とｍ＋ｑ（ｋ）−１個間の数の
サブマルチプレクサを含まなければならない。この好ま
しい実施例においては、使用されるマルチプレクサの数
はこれらより２個少い数である。

【００２６】iii ）第（ｋ−２）論理段はｎ個とｍ＋
［ｑ（ｋ）＊ｑ（ｋ−１）］−１個間の数のサブマルチ
プレクサを含まなければならない。この好ましい実施例
では、使用されるマルチプレクサの数はこれらより２少
い数である。

【００２７】iv）第２の論理段はｎ個とｍ＋［ｑ（ｋ）
＊ｑ（ｋ−１）＊……＊ｑ（３）］−１個間の数のサブ
マルチプレクサを含まなければならない。この好ましい
実施例においては、使用されるマルチプレクサの数はこ
れらより２少い数である。

【００２８】ｖ）最後に、第１の論理段、すなわち第１
のレジスタ４１０の後の最初の論理段（図８に論理段４
５２として示す）はｎ個とｍ＋［ｑ（ｋ）＊ｑ（ｋ−
１）＊……＊ｑ（３）＊ｑ（２）］−１個間の数のサブ
マルチプレクサを含まなければならない。この好ましい
実施例においては、使用されるマルチプレクサの数はこ
れらより２少い数である。

【００２９】論理段におけるサブマルチプレクサは下記
規則に従い相互に接続される。ｉ）第ｋ段（第ｋ番目の
段）のｍ個のサブマルチプレクサの各々はｑ（ｋ）個の
入力を有し、前段の第（ｋ−１）段におけるｍ＋ｑ
（ｋ）−１個のサブマルチプレクサに対し、下記表１に
従って接続される。

【００３０】 表１ サブマルチプレクサ 前の論理段に接続されている 数 入力の数 サブマルチプレクサの数 １ １ １ １ ２ ２ １ ３ ３ １ ４ ４ ・ ・ ・ ・ ・ ・ １ q(k) q(k) ２ １ ２ ２ ２ ３ ２ ３ ４ ２ ４ ５ ・ ・ ・ ・ ・ ・ ２ q(k) q(k+1) ３ １ ３ ３ ２ ４ ３ ３ ５ ３ ４ ６ ・ ・ ・ ・ ・ ・ ３ q(k) q(k+2) ｍ １ ｍ ｍ ２ m+1 ｍ ３ m+2 ｍ ４ m+3 ・ ・ ・ ・ ・ ・ ｍ q(k) m+q(k)-1

【００３１】ii）第（ｋ−１）段のｎ個か又はｍ＋ｑ
（ｋ）−１個のマルチプレクサの各々はｑ（ｋ−１）個
の入力を持ち、下記表２に従って、前段の第（ｋ−２）
段のｍ＋［ｑ（ｋ）＊ｑ（ｋ−１）］−１個か又はｎ個
のサブマルチプレクサに接続される。

【００３２】 表２ サブマルチプレクサ 前の論理段に接続されている 数 入力の数 サブマルチプレクサの数 １ １ 1 １ ２ 1+q(k) １ ３ 1+2q(k) １ ４ 1+3q(k) ・ ・ ・ ・ ・ ・ １ ｑ(k-1) 1+[q(k-1)-1]*q(k) ２ １ 2 ２ ２ 2+q(k) ２ ３ 2+2q(k) ２ ４ 2+3q(k) ・ ・ ・ ・ ・ ・ ２ q(k-1) 2+[q(k-1)-1]*q(k) m+q(k)-1 １ m+q(k)-1 m+q(k)-1 ２ m+q(k)-1+q(k) m+q(k)-1 ３ m+q(k)-1+2q(k) m+q(k)-1 ４ m+q(k)-1+3q(k) ・ ・ ・ ・ ・ ・ m+q(k)-1 q(k-1) m+q(k)-1+[q(k-1)-1]*q(k)

【００３３】前の論理段のサブマルチプレクサの数がｎ
個であると、計算ｍ＋ｑ（ｋ）−１＋［ｑ（ｋ−１）−
１］＊ｑ（ｋ）は下記説明のように、モジュラス｜ｎ｜
で行われる。

【００３４】iii ）如何なる論理段（ｘ）においても、
第ｉサブマルチプレクサの入力は、下記表３に従い、前
段第（ｘ−１）論理段のサブマルチプレクサの出力に接
続される。

【００３５】 表３ サブマルチプレクサ 前の論理段に接続されている 数 入力の数 サブマルチプレクサの数 ｉ １ ｉ ｉ ２ i+[q(x+1)*q(x+2)...q(k)] ｉ ３ i+2*[q(x+1)*q(x+2)...q(k)] ｉ ４ i+3*[q(x+1)*(x+2)...q(k)] ・ ・ ・ ・ ・ ・ ｉ ｈ i+(h-1)*[q(x+1)*(x+2)...q(k)] この表において、ｈは第ｉサブマルチプレクサの如何な
る入力の数（１≦ｈ≦ｑ（ｘ））をも表わすものであ
る。

【００３６】前の論理段のサブマルチプレクサの数がｎ
であると、計算ｉ＋（ｈ−１）＊［ｑ（ｘ＋１）＊ｑ
（ｘ＋２）……ｑ（ｋ）］はモジュラス｜ｎ｜で実行さ
れる。これは、一度計算の答がｎを越えると、その答か
らｎが減じられ、新たな答によって示される第（ｘ−
１）論理段のサブマルチプレクサに接続されている第ｘ
論理段の第ｉサブマルチプレクサの第ｈ（番目の）入力
からｎが減算される。ここに示す例はその例示に役立
つ。例えば、第（ｘ−１）論理段は６４個のサブマルチ
プレクサを有し（すなわち、ｎ＝６４）、計算ｉ＋（ｈ
−１）＊［ｑ（ｘ＋１）＊ｑ（ｘ＋２）＊……ｑ
（ｋ）］の答が７０であると仮定すると、第ｉ（番）サ
ブマルチプレクサの第ｈ入力は前の論理段のサブマルチ
プレクサ（数（７０−６４）＝６）に接続されるであろ
う。

【００３７】上記の計算の答は、勿論、この論理段のサ
ブマルチプレクサに対する入力が第１のレジスタ４１０
の出力に接続されているということを除き、第１の論理
段４５０との間の接続にも十分等しく適用することがで
きる。従って、第１のレジスタ４１０の副区分の数がｎ
であると、この計算はモジュラス｜ｎ｜で行われるとい
うことができる。

【００３８】サブマルチプレクサの各々に対する圧縮比
ｑ（ｋ）は下記の規則に従うよう選ばれなければならな
い。

【００３９】最後に、上記の制約において、ｋ、すなわ
ちマルチプレクサを構成するに必要な論理段の数を決定
する。

【００４０】これらの規則に従い、本実施例においては
下記事項を行うことにより回路が開発される。第１工程
は、ｎか、又はｎからｍ＋ｑ（ｋ）＊ｑ（ｋ−１）＊…
…＊ｑ（２）−１までの数のうち、より小さい数を選
ぶ。

【００４１】第２工程は、ｎか、又はｍ＋ｑ（ｋ）＊ｑ
（ｋ−１）＊……＊ｑ（２）−１からｍ＋ｑ（ｋ）＊ｑ
（ｋ−１）＊……＊ｑ（４）＊ｑ（３）−１までの数の
うち、より小さい数を選ぶ。第（ｋ−２）工程は、ｎ
か、又はｍ＋ｑ（ｋ）＊ｑ（ｋ−１）＊ｑ（ｋ−２）−
１からｍ＋ｑ（ｋ）＊ｑ（ｋ−１）−１までの数のう
ち、より小さい数を選ぶ。

【００４２】第（ｋ−１）工程は、ｎか、又はｍ＋ｑ
（ｋ）＊ｑ（ｋ−１）−１からｍ＋ｑ（ｋ）−１までの
数のうち、より小さい数を選ぶ。最後に、第ｋ工程は、
ｍ＋ｑ（ｋ）−１からｍまでを選ぶ。

【００４３】以上、マルチプレクサをｎビットからｍ連
続ビットを選択するものとして説明したが、それは等し
く、相互に隣接する、例えばバイト，ハーフワード，又
はワードのような如何なる他の種類の情報単位を選択す
るものとしても十分使用することができる。それらを実
行する回路への対応する変更は本発明の原理に含まれ
る。

【００４４】かかるマルチプレクサは２個のハーフワー
ドが１６個のハーフワードから選択される命令緩衝装置
に、及び４個又は８個の隣接バイトが１６個のバイトか
ら選択されるキャッシュ・メモリーにその適用を見いだ
すことができる。

【００４５】

【発明の効果】以上の説明から明らかなように、本発明
は上記のように構成したことにより、必要な回路配線及
び論理ゲートの数を少くし、出力レジスタのロードを減
少することにより、高速な動作速度を有し、小型且つ安
価なマルチプレクサ回路を提供することができた。

【図面の簡単な説明】

【図１】先行技術のマルチプレクサを示す概略説明図

【図２】先行技術のマルチプレクサ（図１に示す）の論
理回路図

【図３】本発明の一実施例によるマルチプレクサを示す
概略説明図

【図４】図３に示した本発明の一実施例によるマルチプ
レクサの論理回路図

【図５】図４に示したサブマルチプレクサの４入力アン
ド／オア・ゲートを示す論理回路図

【図６】図５に示した４入力アンド／オア・ゲートを実
現する回路図

【図７】４入力オア・ゲートを実現する回路図

【図８】本発明のマルチプレクサ回路を一般化して示す
概略説明図

【符号の説明】

２１０，４１０ 第１のレジスタ ２３０，４３０ 第２のレジスタ ２１１−２２６，２３１−２３４ 副区分 ２４１−２４７，２５１−２５４ サブマルチプレク
サ ３０１−３０４ アンド・ゲート ３１０ オア・ゲート ４５０−４５２ 論理段

───────────────────────────────────────────────────── フロントページの続き (72)発明者 トーマス・エヌエムエヌ・プフリュージャ ドイツ連邦共和国、7022、レインヘルデ ン、コーンブルーメンベック、９番地 (72)発明者 ハーンス−ワーナー・タスト ドイツ連邦共和国、7039、ワイル・イム・ シャーンバック、バーグビーズンストラー ベ、４番地

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ｎ個の副区分（２１１−２２６）を含む
   第１のレジスタ（２１０；４１０）のｎ個の隣接する副
   区分に記憶されているｍ個の連続的な情報単位を選択し
   てｍ個の副区分（２３１−２３４）を含む第２のレジス
   タ（２３０；４３０）にロードするマルチプレクサであ
   って、 ｍはｎより小さく、ｎは１より大きく、各々がｑ
   （ｋ）：１の比で圧縮されたＺ（ｋ）個のサブマルチプ
   レクサを含むｋ個の論理段（２４１−２４７；４５０−
   ４５２）から成り、 前記論理段の第１の論理段はｎ個とｍ＋［ｑ（ｋ）＊ｑ
   （ｋ−１）＊……＊ｑ（３）＊ｑ（２）］−１個間のサ
   ブマルチプレクサを含み、 第ｋ論理段はｍ個のサブマルチプレクサを含み、 第ｘ論理段はｎ個とｍ＋［ｑ（ｋ）＊ｑ（ｋ−１）＊…
   …＊ｑ（ｋ−ｘ＋１）］−１個間のサブマルチプレクサ
   を含み、 第ｋ論理段サブマルチプレクサの出力は第２のレジスタ
   （２３０，４３０）の入力に接続され、 第ｘ論理段の第ｉサブマルチプレクサに対する第ｈ入力
   は前段第（ｘ−１）論理段のｉ＋（ｈ−１）＊［ｑ（ｘ
   ＋１）＊ｑ（ｘ＋２）＊……＊ｑ（ｋ）］−１個のサブ
   マルチプレクサの出力に接続され、 ｎは積ｑ（１）＊ｑ（２）＊……＊ｑ（ｋ−１）＊ｑ
   （ｋ）より小さいか等しいことを特徴とするマルチプレ
   クサ。
2. 【請求項２】 各サブマルチプレクサはｑ（ｋ）個のア
   ンド・ゲートを含み、該アンド・ゲートの第１の入力は
   前段のサブマルチプレクサの１の出力に接続され、第２
   の入力はマルチプレクサ制御装置に接続され、 前記アンド・ゲートの出力は、出力が前記サブマルチプ
   レクサの出力を形成するオア・ゲートに接続されること
   を特徴とする請求項１記載のマルチプレクサ。
3. 【請求項３】 前記第１の論理段はｎ個か又はｍ＋［ｑ
   （ｋ）＊ｑ（ｋ−１）＊……＊ｑ（３）＊ｑ（２）］−
   １個の少い方のサブマルチプレクサを含み、 第ｘ論理段はｎ個か又はｍ＋［ｑ（ｋ）＊ｑ（ｋ−１）
   ＊……＊ｑ（ｋ−ｘ＋１）］−１個の少い方のサブマル
   チプレクサを含むことを特徴とする請求項１又は２記載
   のマルチプレクサ。
4. 【請求項４】 情報単位はビット，バイト，ハーフワー
   ド，又はワードであることを特徴とする請求項１，２，
   又は３記載マルチプレクサ。
5. 【請求項５】 前記第１のレジスタは一連の命令を記憶
   する命令緩衝域であり、 前記第２のレジスタは実行中の命令を保持する緩衝域で
   あることを特徴とする請求項１，２，３，又は４記載の
   マルチプレクサ。
6. 【請求項６】 前記第１のレジスタは一連のキャッシュ
   ・メモリーであり、前記第２のレジスタはデータ・バッ
   ファである請求項１，２，３，又は４記載のマルチプレ
   クサ。