JPH0588886A - ５オペランド型シフト命令方式 - Google Patents
５オペランド型シフト命令方式Info
- Publication number
- JPH0588886A JPH0588886A JP3247856A JP24785691A JPH0588886A JP H0588886 A JPH0588886 A JP H0588886A JP 3247856 A JP3247856 A JP 3247856A JP 24785691 A JP24785691 A JP 24785691A JP H0588886 A JPH0588886 A JP H0588886A
- Authority
- JP
- Japan
- Prior art keywords
- register
- shift
- data
- stored
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】
【目的】 高速度でシフト処理を行なう。
【構成】 ２つのソースレジスタｒｓ１，ｒｓ２を任意
ビットｂだけシフトした結果を２つのデスティネーショ
ンレジスタｒｄ１，ｒｄ２に格納するようにした５オペ
ランド型シフト命令方式を用いて、ソースレジスタｒｓ
１，ｒｓ２に設定されている倍語データをシフトコード
ｂに適当な数値ｎをセットすることによりシフト処理を
行ない、デスティネーションレジスタｒｄ１，ｒｄ２に
格納するようにすることにより任意ビットのシフト処理
及びローテート処理を簡単に１サイクルだけで行なえる
ようにする。
ビットｂだけシフトした結果を２つのデスティネーショ
ンレジスタｒｄ１，ｒｄ２に格納するようにした５オペ
ランド型シフト命令方式を用いて、ソースレジスタｒｓ
１，ｒｓ２に設定されている倍語データをシフトコード
ｂに適当な数値ｎをセットすることによりシフト処理を
行ない、デスティネーションレジスタｒｄ１，ｒｄ２に
格納するようにすることにより任意ビットのシフト処理
及びローテート処理を簡単に１サイクルだけで行なえる
ようにする。
Description
【０００１】
【産業上の利用分野】この発明は、５オペランド型シフ
ト命令方式に関する。
ト命令方式に関する。
【０００２】
【従来の技術】従来、電子計算機における倍語データの
シフトには、図６に示すように最低４命令を必要として
いた。すなわち、ソースレジスタｒｓ１，ｒｓ２それぞ
れに格納されているデータａ１１，ａ１２と、ｂ１１，
ｂ１２とをｎビット右にシフトさせ、デスティネーショ
ンレジスタｒｄ１，ｒｄ２に格納することを目的とする
場合、同図（ｂ）に示すように、まずソースレジスタｒ
ｓ１に格納されているデータａ１１，ａ１２のうち、デ
ータａ１２を残すことを目的として、このソースレジス
タｒｓ１を左に（３２−ｎ）ビットシフトして、レジス
タｒｔに格納する。
シフトには、図６に示すように最低４命令を必要として
いた。すなわち、ソースレジスタｒｓ１，ｒｓ２それぞ
れに格納されているデータａ１１，ａ１２と、ｂ１１，
ｂ１２とをｎビット右にシフトさせ、デスティネーショ
ンレジスタｒｄ１，ｒｄ２に格納することを目的とする
場合、同図（ｂ）に示すように、まずソースレジスタｒ
ｓ１に格納されているデータａ１１，ａ１２のうち、デ
ータａ１２を残すことを目的として、このソースレジス
タｒｓ１を左に（３２−ｎ）ビットシフトして、レジス
タｒｔに格納する。
【０００３】さらに、ソースレジスタｒｓ１の格納デー
タａ１１を残すことを目的として、同図（ｃ）に示すよ
うにソースレジスタｒｓ１を右にｎビットシフトして、
デスティネーションレジスタｒｄ１に格納する。
タａ１１を残すことを目的として、同図（ｃ）に示すよ
うにソースレジスタｒｓ１を右にｎビットシフトして、
デスティネーションレジスタｒｄ１に格納する。
【０００４】さらに、同図（ｄ）に示すように、ソース
レジスタｒｓ２に格納されているデータｂ１１，ｂ１２
に対して右にｎビットシフトしてデスティネーションレ
ジスタｒｄ２に格納することにより、データｂ１１を右
寄せ状態で格納する。
レジスタｒｓ２に格納されているデータｂ１１，ｂ１２
に対して右にｎビットシフトしてデスティネーションレ
ジスタｒｄ２に格納することにより、データｂ１１を右
寄せ状態で格納する。
【０００５】続いて、同図（ｅ）に示すようにレジスタ
ｒｔとデスティネーションレジスタｒｄ２とのＯＲを取
って、これを、デスティネーションレジスタｒｄ２に改
めて格納する。
ｒｔとデスティネーションレジスタｒｄ２とのＯＲを取
って、これを、デスティネーションレジスタｒｄ２に改
めて格納する。
【０００６】以上の処理によって、図４（ａ）に示すよ
うに、ソースレジスタｒｓ１，ｒｓ２に格納されている
倍語データを右にｎビットシフト処理を行なうことがで
きるのである。
うに、ソースレジスタｒｓ１，ｒｓ２に格納されている
倍語データを右にｎビットシフト処理を行なうことがで
きるのである。
【０００７】また、図７（ａ）に示すようにソースレジ
スタｒｓに格納されている倍語データａ１１，ａ１２を
ローテートさせるための処理手順としては、まず、同図
（ｂ）に示すように、ソースレジスタｒｓのデータを左
へ（３２−ｎ）ビットシフトしてレジスタｒｔに格納
し、倍語データａ１２だけを左寄せの状態で残す処理を
行なう。
スタｒｓに格納されている倍語データａ１１，ａ１２を
ローテートさせるための処理手順としては、まず、同図
（ｂ）に示すように、ソースレジスタｒｓのデータを左
へ（３２−ｎ）ビットシフトしてレジスタｒｔに格納
し、倍語データａ１２だけを左寄せの状態で残す処理を
行なう。
【０００８】そして、同図（ｃ）に示すようにソースレ
ジスタｒｓのデータを右にｎビットシフトしてデスティ
ネーションレジスタｒｄに格納し、倍語データａ１１を
右寄せ状態にする。
ジスタｒｓのデータを右にｎビットシフトしてデスティ
ネーションレジスタｒｄに格納し、倍語データａ１１を
右寄せ状態にする。
【０００９】続いて、同図（ｄ）に示すように、レジス
タｒｔとデスティネーションレジスタｒｄとのＯＲを取
り、この結果をデスティネーションレジスタｒｄに格納
することより、倍語データａ１１，ａ１２が左右入れ代
わったローテート処理が行なえることになる。
タｒｔとデスティネーションレジスタｒｄとのＯＲを取
り、この結果をデスティネーションレジスタｒｄに格納
することより、倍語データａ１１，ａ１２が左右入れ代
わったローテート処理が行なえることになる。
【００１０】さらに、図８（ａ）に示すように、従来の
シフト命令でビット列挿入を実現する処理を行なう場合
には、まず、同図（ｂ）に示すように、ソースレジスタ
ｒｓ１と（２m+1 −１）とのＡＮＤを取ってレジスタｒ
ｔに格納することにより、ｍビットの倍語データａ１２
を右寄せ状態で取り出す。
シフト命令でビット列挿入を実現する処理を行なう場合
には、まず、同図（ｂ）に示すように、ソースレジスタ
ｒｓ１と（２m+1 −１）とのＡＮＤを取ってレジスタｒ
ｔに格納することにより、ｍビットの倍語データａ１２
を右寄せ状態で取り出す。
【００１１】続いて、同図（ｃ）に示すように、ソース
レジスタｒｓ２に格納されているｎビットの倍語データ
ｂをｍビット左へシフトしデスティネーションレジスタ
ｒｄに格納する。
レジスタｒｓ２に格納されているｎビットの倍語データ
ｂをｍビット左へシフトしデスティネーションレジスタ
ｒｄに格納する。
【００１２】さらに、同図（ｄ）に示すように、レジス
タｒｔとデスティネーションレジスタｒｄのＯＲを取っ
てその結果をデスティネーションレジスタｒｄに格納す
ることにより、倍語データｂ，ａ１２を右寄せ状態でデ
スティネーションレジスタに格納する。
タｒｔとデスティネーションレジスタｒｄのＯＲを取っ
てその結果をデスティネーションレジスタｒｄに格納す
ることにより、倍語データｂ，ａ１２を右寄せ状態でデ
スティネーションレジスタに格納する。
【００１３】続いて、同図（ｅ）に示すように、ソース
レジスタｒｓ１を右へｍビットシフトしてレジスタｒｔ
に格納することにより、倍語データａ１１を右寄せ状態
でレジスタｒｔに改めて格納する。
レジスタｒｓ１を右へｍビットシフトしてレジスタｒｔ
に格納することにより、倍語データａ１１を右寄せ状態
でレジスタｒｔに改めて格納する。
【００１４】続いて、同図（ｆ）に示すように、このレ
ジスタｒｔのデータを左へ（ｍ＋ｎ）ビットシフトし、
再びレジスタｒｔに格納し、右側に（ｎ＋ｍ）ビット分
の空欄を形成した状態にする。
ジスタｒｔのデータを左へ（ｍ＋ｎ）ビットシフトし、
再びレジスタｒｔに格納し、右側に（ｎ＋ｍ）ビット分
の空欄を形成した状態にする。
【００１５】次に、同図（ｇ）に示すように、最終的に
このレジスタｒｔと先程のデスティネーションレジスタ
ｒｄとのＯＲを取り、これをデスティネーションレジス
タｒｄに改めて格納することにより、倍語データａ１
１，ａ１２の間に倍語データｂが挿入された形のデータ
列を得る。
このレジスタｒｔと先程のデスティネーションレジスタ
ｒｄとのＯＲを取り、これをデスティネーションレジス
タｒｄに改めて格納することにより、倍語データａ１
１，ａ１２の間に倍語データｂが挿入された形のデータ
列を得る。
【００１６】
【発明が解決しようとする課題】ところが、このような
従来の電子計算機における倍語データのシフト処理方式
では、倍語シフトに４サイクル、ローテート処理に３サ
イクル、ビット列挿入には６サイクルかかることにな
り、さらにローテート処理やビット列挿入処理にはｒｔ
のワークレジスタが１つ余分に必要となり、処理速度が
遅くなる問題点があった。
従来の電子計算機における倍語データのシフト処理方式
では、倍語シフトに４サイクル、ローテート処理に３サ
イクル、ビット列挿入には６サイクルかかることにな
り、さらにローテート処理やビット列挿入処理にはｒｔ
のワークレジスタが１つ余分に必要となり、処理速度が
遅くなる問題点があった。
【００１７】この発明は、このような従来の問題点に鑑
みてなされたものであって、５オペランド型シフト命令
を用いることにより、倍語データのシフト、ローテート
及びビット列操作が高速に行なえるようにした５オペラ
ンド型シフト命令方式を提供することを目的とする。
みてなされたものであって、５オペランド型シフト命令
を用いることにより、倍語データのシフト、ローテート
及びビット列操作が高速に行なえるようにした５オペラ
ンド型シフト命令方式を提供することを目的とする。
【００１８】
【課題を解決するための手段】この発明の５オペランド
型シフト命令方式は、２つのソースレジスタｒｓ１，ｒ
ｓ２を任意ビットｂだけシフトした結果を、デスティネ
ーションレジスタｒｄ１，ｒｄ２に格納する方式であ
る。
型シフト命令方式は、２つのソースレジスタｒｓ１，ｒ
ｓ２を任意ビットｂだけシフトした結果を、デスティネ
ーションレジスタｒｄ１，ｒｄ２に格納する方式であ
る。
【００１９】
【作用】この発明の５オペランド型シフト命令方式で
は、任意ビットｎだけ倍語データをシフトするに際して
は、ソースレジスタｒｓ１，ｒｓ２に設定されている倍
語データを、シフトビットｎに設定することにより、ｎ
ビットシフトさせてデスティネーションレジスタｒｄ
１，ｒｄ２に格納するだけで、任意のビットｎだけのシ
フトを行なうことができる。
は、任意ビットｎだけ倍語データをシフトするに際して
は、ソースレジスタｒｓ１，ｒｓ２に設定されている倍
語データを、シフトビットｎに設定することにより、ｎ
ビットシフトさせてデスティネーションレジスタｒｄ
１，ｒｄ２に格納するだけで、任意のビットｎだけのシ
フトを行なうことができる。
【００２０】また、ローテートを行なう場合には、ソー
スレジスタｒｓ１，ｒｓ２それぞれに同じように設定さ
れている任意のビット数ｎ，ｍ（（ｎ＋ｍ）はｒｓ１，
ｒｓ２それぞれのビット数）の倍語データに対して、シ
フトビットｂを所定の値ｍに設定することによりｍビッ
トシフトさせてデスティネーションレジスタｒｄ１，ｒ
ｄ２に格納するだけで、デスティネーションレジスタｒ
ｄ２からソースレジスタｒｓ１に格納されている倍語デ
ータのローテートした結果のデータを取り出すことがで
きる。
スレジスタｒｓ１，ｒｓ２それぞれに同じように設定さ
れている任意のビット数ｎ，ｍ（（ｎ＋ｍ）はｒｓ１，
ｒｓ２それぞれのビット数）の倍語データに対して、シ
フトビットｂを所定の値ｍに設定することによりｍビッ
トシフトさせてデスティネーションレジスタｒｄ１，ｒ
ｄ２に格納するだけで、デスティネーションレジスタｒ
ｄ２からソースレジスタｒｓ１に格納されている倍語デ
ータのローテートした結果のデータを取り出すことがで
きる。
【００２１】さらに、ｍビットと（３２−ｍ）ビットと
で構成されるソースレジスタｒｓ１の倍語データにｎビ
ット列のデータを挿入する場合には、ソースレジスタｒ
ｓ１のデータをｍビット右にシフトさせてレジスタｒｔ
とデスティネーションレジスタｒｄ１に格納し、挿入用
のｎビットの倍語データの格納されているソースレジス
タｒｓ２と先程のデスティネーションレジスタｒｄ１と
に対してｎビットのシフト操作を行ない、デスティネー
ションレジスタｒｄ１にｍビットのデータとｎビットの
データとを並べて格納させるようにし、第３サイクルで
は先程のレジスタｒｔのデータとデスティネーションレ
ジスタｒｄ１のデータとに対して、（３２−（ｎ＋
ｍ））ビットのシフトを行ない、改めてｒｄ１に格納す
ることにより、デスティネーションレジスタｒｄ１から
ｎビットの倍語データの挿入された新たなデータを取り
出すことができる。
で構成されるソースレジスタｒｓ１の倍語データにｎビ
ット列のデータを挿入する場合には、ソースレジスタｒ
ｓ１のデータをｍビット右にシフトさせてレジスタｒｔ
とデスティネーションレジスタｒｄ１に格納し、挿入用
のｎビットの倍語データの格納されているソースレジス
タｒｓ２と先程のデスティネーションレジスタｒｄ１と
に対してｎビットのシフト操作を行ない、デスティネー
ションレジスタｒｄ１にｍビットのデータとｎビットの
データとを並べて格納させるようにし、第３サイクルで
は先程のレジスタｒｔのデータとデスティネーションレ
ジスタｒｄ１のデータとに対して、（３２−（ｎ＋
ｍ））ビットのシフトを行ない、改めてｒｄ１に格納す
ることにより、デスティネーションレジスタｒｄ１から
ｎビットの倍語データの挿入された新たなデータを取り
出すことができる。
【００２２】このようにして、任意のビットのシフト、
ローテート及びビット列挿入処理を少ないサイクルのシ
フト操作のみで高速に行なうことができる。
ローテート及びビット列挿入処理を少ないサイクルのシ
フト操作のみで高速に行なうことができる。
【００２３】
【実施例】以下、この発明の実施例を図に基づいて詳説
する。
する。
【００２４】図１はこの発明の５オペランド型シフト命
令方式の構成例を示しており、３２×２ビット構成の命
令語形式で構成されており、１０ビット長の命令コード
ｏｐ１と５ビット長の命令コードｏｐ２と、６４ビット
長命令の第２語である命令コードｏｐ３と、６ビット長
のデスティネーションレジスタｒｄ１，ｒｄ２と、同じ
く６ビット長のソースレジスタｒｓ１，ｒｓ２と、シフ
ト幅指定コードｂ１とから構成されている。
令方式の構成例を示しており、３２×２ビット構成の命
令語形式で構成されており、１０ビット長の命令コード
ｏｐ１と５ビット長の命令コードｏｐ２と、６４ビット
長命令の第２語である命令コードｏｐ３と、６ビット長
のデスティネーションレジスタｒｄ１，ｒｄ２と、同じ
く６ビット長のソースレジスタｒｓ１，ｒｓ２と、シフ
ト幅指定コードｂ１とから構成されている。
【００２５】この５オペランド型シフト命令方式を用い
た、シフト、ローテート、任意ビット列挿入操作につい
て、次に説明する。
た、シフト、ローテート、任意ビット列挿入操作につい
て、次に説明する。
【００２６】図２及び図３にそれぞれ示すようにシフト
コードｂ１にｎをセットし、ＳＲＬＬ（Sift Right Log
ical Long ）の操作をシフトコードｂ１＝ｎで行なう
と、ソースレジスタｒｓ１，ｒｓ２それぞれに格納され
ている倍語データａ１，ｂ１は、ｎビット右にシフトさ
れ、デスティネーションレジスタｒｄ１，ｒｄ２に格納
され、デスティネーションレジスタｒｄ１には、元の倍
語データａ１のｎビットだけ右にシフトされた残りの部
分が格納され、デスティネーションレジスタｒｄ２に
は、元の倍語データｂ１のｎビット右にシフトされたも
のと、元の倍語データａ１の右のｎビット分とが同時に
格納されることになり、この結果として、１サイクルだ
けでｎビット右にシフト操作された結果が得られること
になる。
コードｂ１にｎをセットし、ＳＲＬＬ（Sift Right Log
ical Long ）の操作をシフトコードｂ１＝ｎで行なう
と、ソースレジスタｒｓ１，ｒｓ２それぞれに格納され
ている倍語データａ１，ｂ１は、ｎビット右にシフトさ
れ、デスティネーションレジスタｒｄ１，ｒｄ２に格納
され、デスティネーションレジスタｒｄ１には、元の倍
語データａ１のｎビットだけ右にシフトされた残りの部
分が格納され、デスティネーションレジスタｒｄ２に
は、元の倍語データｂ１のｎビット右にシフトされたも
のと、元の倍語データａ１の右のｎビット分とが同時に
格納されることになり、この結果として、１サイクルだ
けでｎビット右にシフト操作された結果が得られること
になる。
【００２７】また、図３に示すように、ＳＲＡＬ（Sift
Right Arithmetic Long）の操作を、シフトコードｂ＝
ｍについて行なうならば、ソースレジスタｒｓ１，ｒｓ
２それぞれに格納されている倍語データａ１，ｂ１は、
デスティネーションレジスタｒｄ１，ｒｄ２において、
右にｍビットシフトされ、デスティネーションレジスタ
ｒｄ１の左ｍビットのついては１がセットされることに
なる。
Right Arithmetic Long）の操作を、シフトコードｂ＝
ｍについて行なうならば、ソースレジスタｒｓ１，ｒｓ
２それぞれに格納されている倍語データａ１，ｂ１は、
デスティネーションレジスタｒｄ１，ｒｄ２において、
右にｍビットシフトされ、デスティネーションレジスタ
ｒｄ１の左ｍビットのついては１がセットされることに
なる。
【００２８】また、上記実施例の５オペランド型シフト
命令を用いてローテート処理を行なう場合には、図４に
示す方法に従う。すなわち、ソースレジスタｒｓ１，ｒ
ｓ２それぞれに同じ倍語データａ１１，ａ１２を格納し
ておき、このソースレジスタｒｓ１，ｒｓ２について、
データａ１２のビット数ｎだけ右にシフトさせるＳＲＬ
Ｌ操作を行なうことにより、デスティネーションレジス
タｒｄ１には倍語データａ１１だけが格納され、デステ
ィネーションレジスタｒｄ２には、ソースレジスタｒｓ
１の倍語データａ１２と、元のソースレジスタｒｓ２の
倍語データａ１１だけが格納されることになり、この結
果としてデスティネーションレジスタｒｄ２にローテー
トした結果が格納されることになる。
命令を用いてローテート処理を行なう場合には、図４に
示す方法に従う。すなわち、ソースレジスタｒｓ１，ｒ
ｓ２それぞれに同じ倍語データａ１１，ａ１２を格納し
ておき、このソースレジスタｒｓ１，ｒｓ２について、
データａ１２のビット数ｎだけ右にシフトさせるＳＲＬ
Ｌ操作を行なうことにより、デスティネーションレジス
タｒｄ１には倍語データａ１１だけが格納され、デステ
ィネーションレジスタｒｄ２には、ソースレジスタｒｓ
１の倍語データａ１２と、元のソースレジスタｒｓ２の
倍語データａ１１だけが格納されることになり、この結
果としてデスティネーションレジスタｒｄ２にローテー
トした結果が格納されることになる。
【００２９】次に、ビット列挿入処理の実現方法につい
て説明する。
て説明する。
【００３０】図５はビット列挿入処理の実現方法を示し
ており、同図（ａ）に示すように、ソースレジスタｒｓ
１に格納されているデータａ１１，ａ１２に対しソース
レジスタｒｓ２に格納されているデータａ１３を挿入す
る場合には、まず、同図（ｂ）に示すようにソースレジ
スタｒｓ１とデスティネーションレジスタｒｄ１に対し
てＳＬＬＬ（Sift Left Logical Long）の操作をｍビッ
ト分行ない、レジスタｒｔとデスティネーションレジス
タｒｄ１に格納することにより、レジスタｒｔには倍語
データａ１１を格納し、デスティネーションレジスタｒ
ｄ１にはｎビットのデータａ１２を格納する。
ており、同図（ａ）に示すように、ソースレジスタｒｓ
１に格納されているデータａ１１，ａ１２に対しソース
レジスタｒｓ２に格納されているデータａ１３を挿入す
る場合には、まず、同図（ｂ）に示すようにソースレジ
スタｒｓ１とデスティネーションレジスタｒｄ１に対し
てＳＬＬＬ（Sift Left Logical Long）の操作をｍビッ
ト分行ない、レジスタｒｔとデスティネーションレジス
タｒｄ１に格納することにより、レジスタｒｔには倍語
データａ１１を格納し、デスティネーションレジスタｒ
ｄ１にはｎビットのデータａ１２を格納する。
【００３１】続く第２サイクルでは、ソースレジスタｒ
ｓ２とデスティネーションレジスタｒｄ１に対してデー
タａ１３のビット長ｎ分のシフト操作、ＳＬＬＬを行な
い、デスティネーションレジスタｒｄ１にデータａ１３
とａ１２を格納する。
ｓ２とデスティネーションレジスタｒｄ１に対してデー
タａ１３のビット長ｎ分のシフト操作、ＳＬＬＬを行な
い、デスティネーションレジスタｒｄ１にデータａ１３
とａ１２を格納する。
【００３２】続いて、同図（ｄ）に示す第３サイクルに
おいて、先程のレジスタｒｔとデスティネーションレジ
スタｒｄ１に対して（３２−（ｍ＋ｎ））のシフト操
作、ＳＬＬＬを行ない、最終的にデスティネーションレ
ジスタｒｄ１にデータａ１１，ａ１２の間にｎビットの
データａ１３が挿入された形のデータを得ることができ
る。
おいて、先程のレジスタｒｔとデスティネーションレジ
スタｒｄ１に対して（３２−（ｍ＋ｎ））のシフト操
作、ＳＬＬＬを行ない、最終的にデスティネーションレ
ジスタｒｄ１にデータａ１１，ａ１２の間にｎビットの
データａ１３が挿入された形のデータを得ることができ
る。
【００３３】このようにしてこの実施例の５オペランド
型シフト命令方式では、任意のビット数のシフト操作及
びローテート操作がただ１サイクルのシフト操作で行な
うことができ、ビット列挿入操作も３サイクルという数
少ないシフト操作によって行なうことができ、高速な処
理を実現することができることになる。
型シフト命令方式では、任意のビット数のシフト操作及
びローテート操作がただ１サイクルのシフト操作で行な
うことができ、ビット列挿入操作も３サイクルという数
少ないシフト操作によって行なうことができ、高速な処
理を実現することができることになる。
【００３４】
【発明の効果】以上のようにこの発明によれば、２つの
ソースレジスタを任意のビットだけシフトした結果を２
つのデスティネーションレジスタに格納するようにした
５オペランド型シフト命令方式であるため、単にシフト
ビット数を適当に設定するだけで任意のシフトやローテ
ートを１サイクルのシフト処理で完了することができ、
またビット列挿入処理も少ないサイクルで実行すること
ができ、高速なシフト処理を実現することができる。
ソースレジスタを任意のビットだけシフトした結果を２
つのデスティネーションレジスタに格納するようにした
５オペランド型シフト命令方式であるため、単にシフト
ビット数を適当に設定するだけで任意のシフトやローテ
ートを１サイクルのシフト処理で完了することができ、
またビット列挿入処理も少ないサイクルで実行すること
ができ、高速なシフト処理を実現することができる。
【図１】この発明の一実施例の命令語形式を示す説明
図。
図。
【図２】上記実施例におけるＳＲＬＬ操作を示す説明
図。
図。
【図３】上記実施例におけるＳＲＡＬ操作を示す説明
図。
図。
【図４】上記実施例によるローテート操作を示す説明
図。
図。
【図５】上記実施例によるビット列挿入処理を示す説明
図。
図。
【図６】従来例におけるシフト操作を示す説明図。
【図７】従来例のローテート操作を示す説明図。
【図８】従来例のビット列挿入処理を示す説明図。
ｏｐ１，ｏｐ２，ｏｐ３ 命令コード ｒｓ１，ｒｓ２ ソースレジスタ ｒｄ１，ｒｄ２ デスティネーションレジスタ ｂ シフトコード ａ１，ａ１１，ａ１２，ａ１３ 倍語データ ｂ１，ｂ１１，ｂ１２ 倍語データ ｒｔ レジスタ
Claims (1)
- 【請求項１】 ２つのソースレジスタｒｓ１，ｒｓ２を
任意ビットｂだけシフトした結果を２つのデスティネー
ションレジスタｒｄ１，ｒｄ２に格納する５オペランド
型シフト命令方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03247856A JP3140812B2 (ja) | 1991-09-26 | 1991-09-26 | ５オペランド型シフト命令方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03247856A JP3140812B2 (ja) | 1991-09-26 | 1991-09-26 | ５オペランド型シフト命令方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0588886A true JPH0588886A (ja) | 1993-04-09 |
| JP3140812B2 JP3140812B2 (ja) | 2001-03-05 |
Family
ID=17169668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03247856A Expired - Fee Related JP3140812B2 (ja) | 1991-09-26 | 1991-09-26 | ５オペランド型シフト命令方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3140812B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002529847A (ja) * | 1998-11-06 | 2002-09-10 | アナログ デバイセス インコーポレーテッド | ビットｆｉｆｏを有するディジタル信号プロセッサ |
| JP2012220789A (ja) * | 2011-04-11 | 2012-11-12 | Toshiba Corp | ハッシュ関数演算装置及び演算プログラム |
-
1991
- 1991-09-26 JP JP03247856A patent/JP3140812B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002529847A (ja) * | 1998-11-06 | 2002-09-10 | アナログ デバイセス インコーポレーテッド | ビットｆｉｆｏを有するディジタル信号プロセッサ |
| JP4955149B2 (ja) * | 1998-11-06 | 2012-06-20 | アナログ デバイセス インコーポレーテッド | ビットｆｉｆｏを有するディジタル信号プロセッサ |
| JP2012220789A (ja) * | 2011-04-11 | 2012-11-12 | Toshiba Corp | ハッシュ関数演算装置及び演算プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3140812B2 (ja) | 2001-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7000099B2 (en) | Large table vectorized lookup by selecting entries of vectors resulting from permute operations on sub-tables | |
| US4219874A (en) | Data processing device for variable length multibyte data fields | |
| JPS628817B2 (ja) | ||
| US20050289323A1 (en) | Barrel shifter for a microprocessor | |
| JP2002512398A (ja) | パックデータ上でシフト演算を実行するための方法および装置 | |
| JPH0477338B2 (ja) | ||
| JPH11203131A (ja) | データ語からｎビットを抽出する方法および装置 | |
| US4130880A (en) | Data storage system for addressing data stored in adjacent word locations | |
| JPS6227412B2 (ja) | ||
| JPH0588886A (ja) | ５オペランド型シフト命令方式 | |
| JPH034936B2 (ja) | ||
| EP0334131B1 (en) | Data processor performing operation on data having length shorter than one-word length | |
| JPH09114639A (ja) | マスクデータ生成回路及びビットフィールド操作回路 | |
| US3911405A (en) | General purpose edit unit | |
| GB1593136A (en) | Data processing | |
| JPS6148177B2 (ja) | ||
| JPS6148174B2 (ja) | ||
| JP3476618B2 (ja) | バレルシフト演算装置 | |
| JP2667810B2 (ja) | ベクトル処理装置 | |
| JP2615746B2 (ja) | ビット操作回路 | |
| JPH0625966B2 (ja) | マイクロプログラム制御装置 | |
| JPS6373325A (ja) | 情報処理装置 | |
| JPS62143130A (ja) | 中央処理装置 | |
| JPH01156824A (ja) | マイクロプロセッサ | |
| JPH0736857A (ja) | 信号処理プロセッサ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |