JP2002512398A - パックデータ上でシフト演算を実行するための方法および装置 - Google Patents
パックデータ上でシフト演算を実行するための方法および装置Info
- Publication number
- JP2002512398A JP2002512398A JP2000545094A JP2000545094A JP2002512398A JP 2002512398 A JP2002512398 A JP 2002512398A JP 2000545094 A JP2000545094 A JP 2000545094A JP 2000545094 A JP2000545094 A JP 2000545094A JP 2002512398 A JP2002512398 A JP 2002512398A
- Authority
- JP
- Japan
- Prior art keywords
- mask
- gate
- bit
- data
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 27
- 238000010586 diagram Methods 0.000 description 12
- 230000008569 process Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/764—Masking
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30032—Movement instructions, e.g. MOVE, SHIFT, ROTATE, SHUFFLE
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30036—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30036—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations
- G06F9/30038—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations using a mask
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】
パックデータをシフトするための装置が開示される。この装置ではパックデータがそれぞれｎバイトの多重部分データを有し、ここでｎは１またはそれ以上の整数である。この装置は、パックデータを所定数のビットだけシフトするシフタと、パックデータのサイズに連結される多重ｎバイトマスクを有するマスクを発生するマスクジェネレータと、前記マスクを前記しフトされたデータと論理結合し、個別にシフトされる部分データを発生する論理ユニットとを有する。
Description
【０００１】 従来の技術 本発明は、パックデータのシフト演算を行う方法および装置に関する。現代の
コンピュータおよびマイクロコントローラは、３２ビット、６４ビットまたはそ
れ以上の幅のデータを供給する。しかし多数の適用例において、処理されるデー
タはまだ８ビット幅である。したがって上記の３２ビット（またはそれ以上の）
マイクロプロセッサはいわゆるパックデータ命令を供給する。このパックデータ
命令は３２ビットレジスタまたは６４ビットレジスタの内容をデータサイズに依
存して異なって処理する。例えばデータサイズが８ビットパックデータを指示す
れば、１つの３２ビットワードは４つの８ビットデータ部分に分割されるか、ま
たは１つの６４ビットワードは８つの８ビットデータ部分に分割される。これら
は通常はプロセシングユニットにより独立して処理される。データサイズが１６
ビットパックデータを指示すれば、１つの３２ビットワードは２つの１６ビット
データ部分に分割される。プロセシングユニットは通常、相応の数の独立ユニッ
トを有しており、パックワードの相応の部分を独立して処理する。このような処
理結果の独立部分は例えば別のレジスタに、再びパックデータとして格納される
。 ＵＳ特許明細書５６６６２９８号には、パックデータ上で実行されるシフト命
令に対する装置および関連の方法が記載されている。ＵＳ特許明細書５６６６２
９８号の図８は、独立して動作する複数のシフトユニットが例えば８つのシフト
演算まで独立して６４バイトパックデータワードで実行することを示している。
これら複数のユニットは所定量のシリコンスペースを必要とするが、そのような
スペースは高集積素子では必ずしも常に得られるものではない。 発明の要約 本発明の課題は、従来技術よりも必要なリソースが少ない方法および装置を提
供することである。
コンピュータおよびマイクロコントローラは、３２ビット、６４ビットまたはそ
れ以上の幅のデータを供給する。しかし多数の適用例において、処理されるデー
タはまだ８ビット幅である。したがって上記の３２ビット（またはそれ以上の）
マイクロプロセッサはいわゆるパックデータ命令を供給する。このパックデータ
命令は３２ビットレジスタまたは６４ビットレジスタの内容をデータサイズに依
存して異なって処理する。例えばデータサイズが８ビットパックデータを指示す
れば、１つの３２ビットワードは４つの８ビットデータ部分に分割されるか、ま
たは１つの６４ビットワードは８つの８ビットデータ部分に分割される。これら
は通常はプロセシングユニットにより独立して処理される。データサイズが１６
ビットパックデータを指示すれば、１つの３２ビットワードは２つの１６ビット
データ部分に分割される。プロセシングユニットは通常、相応の数の独立ユニッ
トを有しており、パックワードの相応の部分を独立して処理する。このような処
理結果の独立部分は例えば別のレジスタに、再びパックデータとして格納される
。 ＵＳ特許明細書５６６６２９８号には、パックデータ上で実行されるシフト命
令に対する装置および関連の方法が記載されている。ＵＳ特許明細書５６６６２
９８号の図８は、独立して動作する複数のシフトユニットが例えば８つのシフト
演算まで独立して６４バイトパックデータワードで実行することを示している。
これら複数のユニットは所定量のシリコンスペースを必要とするが、そのような
スペースは高集積素子では必ずしも常に得られるものではない。 発明の要約 本発明の課題は、従来技術よりも必要なリソースが少ない方法および装置を提
供することである。
【０００２】 この課題は、ｎバイトの部分データを形成する多重バイトを有するパックデー
タをシフトするための装置によって解決される。ここでｎは１より大きい整数で
ある。この装置は、前記パックデータを所定数のビットだけシフトするためのシ
フタと、多重ｎバイトのマスクを発生するためのマスクジェネレータと、前記多
重ｎバイトマスクを前記シフトされたパックデータと論理的に結合し、個別のシ
フト部分データを発生するための論理ユニットを有し、ここで各ｎバイトのマス
クはシフトされた部分データを整合する。このような構成の利点は、他の目的で
マイクロコントローラまたはマイクロプロセッサで使用され、したがって既に存
在するバレルシフタを再設計ないし交換する必要がないことである。パックデー
タシフト命令の種々の形式により要求される種々のタスクを実行する単純な論理
回路が必要なだけである。 図面の簡単な説明 図１は、本発明の主要関連部分を示すブロック回路図である。 図２は、図１のマスクジェネレータの実施例を示すブロック回路図である。 図３は、図２のバイトマスクジェネレータの実施例を示す回路図である。 図４は、図２のバイトマスクジェネレータの別の実施例を示す回路図である。 図５は、図２のバイトマスクジェネレータの別の実施例を示す回路図である。 図６は、図１の論理ユニットの実施例を示すブロック回路図である。 図７から図９は、図１の実施例により図６と関連して実行される３つの異なる命
令のフローチャートである。 有利な実施例の説明 有利な実施例を３２ビットマイクロコントローラとして説明する。このマイク
ロコントローラは、異なるシフト演算をパックデータ上で実行することができる
。したがってパックデータは３２ビット幅であり、４つの連結された８ビットバ
イト、または２つの連結された１６ビットハーフワード、または１つの３２ビッ
トワードを含むことができる。本発明はもちろん、任意のビットサイズ、例えば
６４ビット、１２８ビットまたはそれ以上のプロセッサにも、１６ビットマイク
ロプロセッサにも適用することができる。以下の説明では、バイトは８ビットに
対して使用され、ハーフワードは１６ビットに対して使用され、ワードは３２ビ
ットに対して使用される。 シフト演算をパックデータ上で本発明により実行するために、マイクロコント
ローラは通常、デコーダを有する。このデコーダはそれぞれ制御信号を受信し、
この制御信号により特別のパックデータ命令が実行される。制御信号は、例えば
シフトすべきパックデータを含む専用レジスタと、それぞれの演算の結果を格納
する宛先レジスタと、シフト形式（例えば論理または算術）、シフト量、左また
は右の方向、およびコントロールを含む複数のデータまたはソースとを指定する
。このコントロールはパックデータ形式（バイト、ハーフワード等）を指定する
。デコーダによりデコードされるパックデータ命令により、マイクロプロセッサ
／マイクロコントローラの中央処理ユニットは、デコーダによりデコードされた
信号に基づいて、パックデータのそれぞれの処理を実行する。コントロールおよ
びデータ信号のデコーディングおよび分散は、本発明の一部ではなく、種々多様
に実行することができるから、添付図面は３２ビットマイクロコントローラのそ
れぞれの実行ユニットの関連部だけを示す。 図１はバレルシフタ１００を示し、このバレルシフタはパックデータシフト命
令を実行する実行ユニットの中央部を形成する。バレルシフタ１００は３２ビッ
トデータ入力を端子Ｄから受信し、３２ビットデータ結果を出力する。バレルシ
フタはデータワードを桁の数だけ左または右へシフトし、オーバーフロー部分を
ラップアラウンドする。別の実施例では、バレルシフタは左または右へシフトで
きるだけである。ラップアラウンド機能により、それぞれ他の機能へのシフトが
確立される。バレルシフタ１００は少なくとも６つの制御線により制御され、こ
れらの制御線は制御ユニット３００から発する。制御ユニット３００は例えば６
つの制御信号Ｓ１〜Ｓ６を端子Ｓから受信する。端子Ｓは６つの信号端子を有し
、これらの信号端子はシフト量、およびそれぞれのシフト命令のシフト方向を決
定する制御データを搬送する。このサイズは例えば１バイト、ハーフワード、ま
たは１ワードとすることができる。マスクジェネレータ２００が設けられており
、これもまた端子Ｓと接続されている。マスクジェネレータ２００は３つの異な
る３２ビットマスクを発生し、この３２ビットマスクはスイッチユニット４００
に供給される。スイッチユニット４００は端子Ｗにより制御される。端子Ｗは例
えば２つの別個の信号端子からなり、端子Ｄに存在するそれぞれのデータのサイ
ズを指示するデータを搬送する。スイッチユニット４００は３つの３２ビット線
セットの１つを選択し、これらを論理ユニット５００に接続する。論理ユニット
５００では、マスクジェネレータ２００の出力がバレルシフタ１００の出力と論
理的に結合される。論理ユニット５００は、端子Ｃからの複数の制御線により制
御することができる。論理ユニット５００は３２ビットワードを、端子Ｒに供給
されたパックデータ命令の結果として出力する。 パックデータシフト命令を実行するために、中央処理ユニットのデコーダはそ
れぞれのパックデータ命令をデコードし、これによりこの命令に対して使用され
る種々のパラメータを分離する。デコーダはアドレスポインタをそれぞれのデー
タレジスタに対して供給する。データレジスタは図１に示す実行ユニットに、例
えば３２ビットデータワードを端子Ｄに、シフト値と方向を指示する６ビットの
シフト量とシフト方向ワードを端子Ｓに、命令のパックデータ形式を指示する２
ビット形式データを端子Ｗに供給する。マスクジェネレータは表１に示すマスク
を発生する。入力Ｓの最上位ビットＳ６はシフト方向を指示し、下位の５ビット
Ｓ５〜Ｓ１はシフト量を指示する。それぞれ異なる３つの３２ビット出力が表１
に示されている。
タをシフトするための装置によって解決される。ここでｎは１より大きい整数で
ある。この装置は、前記パックデータを所定数のビットだけシフトするためのシ
フタと、多重ｎバイトのマスクを発生するためのマスクジェネレータと、前記多
重ｎバイトマスクを前記シフトされたパックデータと論理的に結合し、個別のシ
フト部分データを発生するための論理ユニットを有し、ここで各ｎバイトのマス
クはシフトされた部分データを整合する。このような構成の利点は、他の目的で
マイクロコントローラまたはマイクロプロセッサで使用され、したがって既に存
在するバレルシフタを再設計ないし交換する必要がないことである。パックデー
タシフト命令の種々の形式により要求される種々のタスクを実行する単純な論理
回路が必要なだけである。 図面の簡単な説明 図１は、本発明の主要関連部分を示すブロック回路図である。 図２は、図１のマスクジェネレータの実施例を示すブロック回路図である。 図３は、図２のバイトマスクジェネレータの実施例を示す回路図である。 図４は、図２のバイトマスクジェネレータの別の実施例を示す回路図である。 図５は、図２のバイトマスクジェネレータの別の実施例を示す回路図である。 図６は、図１の論理ユニットの実施例を示すブロック回路図である。 図７から図９は、図１の実施例により図６と関連して実行される３つの異なる命
令のフローチャートである。 有利な実施例の説明 有利な実施例を３２ビットマイクロコントローラとして説明する。このマイク
ロコントローラは、異なるシフト演算をパックデータ上で実行することができる
。したがってパックデータは３２ビット幅であり、４つの連結された８ビットバ
イト、または２つの連結された１６ビットハーフワード、または１つの３２ビッ
トワードを含むことができる。本発明はもちろん、任意のビットサイズ、例えば
６４ビット、１２８ビットまたはそれ以上のプロセッサにも、１６ビットマイク
ロプロセッサにも適用することができる。以下の説明では、バイトは８ビットに
対して使用され、ハーフワードは１６ビットに対して使用され、ワードは３２ビ
ットに対して使用される。 シフト演算をパックデータ上で本発明により実行するために、マイクロコント
ローラは通常、デコーダを有する。このデコーダはそれぞれ制御信号を受信し、
この制御信号により特別のパックデータ命令が実行される。制御信号は、例えば
シフトすべきパックデータを含む専用レジスタと、それぞれの演算の結果を格納
する宛先レジスタと、シフト形式（例えば論理または算術）、シフト量、左また
は右の方向、およびコントロールを含む複数のデータまたはソースとを指定する
。このコントロールはパックデータ形式（バイト、ハーフワード等）を指定する
。デコーダによりデコードされるパックデータ命令により、マイクロプロセッサ
／マイクロコントローラの中央処理ユニットは、デコーダによりデコードされた
信号に基づいて、パックデータのそれぞれの処理を実行する。コントロールおよ
びデータ信号のデコーディングおよび分散は、本発明の一部ではなく、種々多様
に実行することができるから、添付図面は３２ビットマイクロコントローラのそ
れぞれの実行ユニットの関連部だけを示す。 図１はバレルシフタ１００を示し、このバレルシフタはパックデータシフト命
令を実行する実行ユニットの中央部を形成する。バレルシフタ１００は３２ビッ
トデータ入力を端子Ｄから受信し、３２ビットデータ結果を出力する。バレルシ
フタはデータワードを桁の数だけ左または右へシフトし、オーバーフロー部分を
ラップアラウンドする。別の実施例では、バレルシフタは左または右へシフトで
きるだけである。ラップアラウンド機能により、それぞれ他の機能へのシフトが
確立される。バレルシフタ１００は少なくとも６つの制御線により制御され、こ
れらの制御線は制御ユニット３００から発する。制御ユニット３００は例えば６
つの制御信号Ｓ１〜Ｓ６を端子Ｓから受信する。端子Ｓは６つの信号端子を有し
、これらの信号端子はシフト量、およびそれぞれのシフト命令のシフト方向を決
定する制御データを搬送する。このサイズは例えば１バイト、ハーフワード、ま
たは１ワードとすることができる。マスクジェネレータ２００が設けられており
、これもまた端子Ｓと接続されている。マスクジェネレータ２００は３つの異な
る３２ビットマスクを発生し、この３２ビットマスクはスイッチユニット４００
に供給される。スイッチユニット４００は端子Ｗにより制御される。端子Ｗは例
えば２つの別個の信号端子からなり、端子Ｄに存在するそれぞれのデータのサイ
ズを指示するデータを搬送する。スイッチユニット４００は３つの３２ビット線
セットの１つを選択し、これらを論理ユニット５００に接続する。論理ユニット
５００では、マスクジェネレータ２００の出力がバレルシフタ１００の出力と論
理的に結合される。論理ユニット５００は、端子Ｃからの複数の制御線により制
御することができる。論理ユニット５００は３２ビットワードを、端子Ｒに供給
されたパックデータ命令の結果として出力する。 パックデータシフト命令を実行するために、中央処理ユニットのデコーダはそ
れぞれのパックデータ命令をデコードし、これによりこの命令に対して使用され
る種々のパラメータを分離する。デコーダはアドレスポインタをそれぞれのデー
タレジスタに対して供給する。データレジスタは図１に示す実行ユニットに、例
えば３２ビットデータワードを端子Ｄに、シフト値と方向を指示する６ビットの
シフト量とシフト方向ワードを端子Ｓに、命令のパックデータ形式を指示する２
ビット形式データを端子Ｗに供給する。マスクジェネレータは表１に示すマスク
を発生する。入力Ｓの最上位ビットＳ６はシフト方向を指示し、下位の５ビット
Ｓ５〜Ｓ１はシフト量を指示する。それぞれ異なる３つの３２ビット出力が表１
に示されている。
【表１】 左シフトは入力Ｓの最上位ビットＳ６により指示され、シフト量は入力Ｓの下
位の５ビットＳ５〜Ｓ１により指示される。このシフト量はそれぞれのマスクワ
ードを決定する。例えば表１のライン３は２ビット桁だけの左シフトを指示する
。したがってワード出力は、11111111111111111111111111111100からなるマスク
を発生することとなる。ハーフワード出力は、1111111111111100 1111111111111
100からなる出力を発生する。最後にバイト出力は、11111100 11111100 1111110
0 11111100からなるデータマスクを発生することとなる。バレルシフタ１００は
到来するデータワードを、端子Ｓに供給されたデータにより指示される量だけシ
フトする。バレルシフタ１００の出力は次に、選択されたマスクジェネレータ出
力と論理結合される。以下の例は、どのように実行ユニットが論理シフトをバイ
トパックデータワード上で実行する間に動作するかを示す。端子Ｄのデータワー
ドが“11110110011110011011111011101101”により表されるデータワードを搬送
すると仮定する。端子Ｓの６つのビットは例えば000100である。したがって４桁
の左シフトを実行することとなる。バレルシフタは３２ビットワード全体を４つ
だけシフトし、これによりデータワード“01100111100110111110111011011111”
を出力する。マスクジェネレータ２００は３つの異なる３２ビットマスクワード
を発生する。制御信号Ｗによってパックデータのバイト形式が指示されると仮定
する。したがって選択されたマスクワードは“11110000 11110000 11110000 111
10000”となる。論理ユニットはこれら２つの３２ビットワードを結合する。こ
こでは例えば論理的ＡＮＤ演算が実行される。端子Ｒに現れる演算結果はしたが
って“01100000 10010000 11100000 11010000”となる。この演算の結果は、バ
イトパック３２ビットワードにおける４つの連結バイトの各８つのビット上での
独立論理シフト演算に等しい。 図２は、マスクジェネレータ２００の実施例を示す。バイトマスクジェネレー
タ２１０が設けられており、このバイトマスクジェネレータは３つの端子Ｓ１，
Ｓ２，Ｓ３に接続されている。これら３つの端子はコントロールワードＳの下位
の３ビットである。バイトマスクジェネレータ２１０は表２による出力を発生す
る。
位の５ビットＳ５〜Ｓ１により指示される。このシフト量はそれぞれのマスクワ
ードを決定する。例えば表１のライン３は２ビット桁だけの左シフトを指示する
。したがってワード出力は、11111111111111111111111111111100からなるマスク
を発生することとなる。ハーフワード出力は、1111111111111100 1111111111111
100からなる出力を発生する。最後にバイト出力は、11111100 11111100 1111110
0 11111100からなるデータマスクを発生することとなる。バレルシフタ１００は
到来するデータワードを、端子Ｓに供給されたデータにより指示される量だけシ
フトする。バレルシフタ１００の出力は次に、選択されたマスクジェネレータ出
力と論理結合される。以下の例は、どのように実行ユニットが論理シフトをバイ
トパックデータワード上で実行する間に動作するかを示す。端子Ｄのデータワー
ドが“11110110011110011011111011101101”により表されるデータワードを搬送
すると仮定する。端子Ｓの６つのビットは例えば000100である。したがって４桁
の左シフトを実行することとなる。バレルシフタは３２ビットワード全体を４つ
だけシフトし、これによりデータワード“01100111100110111110111011011111”
を出力する。マスクジェネレータ２００は３つの異なる３２ビットマスクワード
を発生する。制御信号Ｗによってパックデータのバイト形式が指示されると仮定
する。したがって選択されたマスクワードは“11110000 11110000 11110000 111
10000”となる。論理ユニットはこれら２つの３２ビットワードを結合する。こ
こでは例えば論理的ＡＮＤ演算が実行される。端子Ｒに現れる演算結果はしたが
って“01100000 10010000 11100000 11010000”となる。この演算の結果は、バ
イトパック３２ビットワードにおける４つの連結バイトの各８つのビット上での
独立論理シフト演算に等しい。 図２は、マスクジェネレータ２００の実施例を示す。バイトマスクジェネレー
タ２１０が設けられており、このバイトマスクジェネレータは３つの端子Ｓ１，
Ｓ２，Ｓ３に接続されている。これら３つの端子はコントロールワードＳの下位
の３ビットである。バイトマスクジェネレータ２１０は表２による出力を発生す
る。
【表２】 これら８つのビットは制御可能インバータユニット２６０に供給される。イン
バータユニット２６０の出力は４倍に拡張され、４つの同じ８ビット線を形成す
る。これら４つの８ビット線は連結され、３２ビットマスクを形成する。バイト
マスクジェネレータ２１０の８ビット出力はまた第１ＡＮＤユニット２２０と第
１ＯＲユニット２３０にも供給される。ＡＮＤユニット２２０は８つのＡＮＤゲ
ートからなり、ＯＲユニット２３０は８つのＯＲゲートからなる。各ＡＮＤゲー
トと各ＯＲゲートの第１入力側は、バイトマスクジェネレータ２１０の８ビット
線の１つに接続されている。ユニット２２０およびユニット２３０の各ＡＮＤゲ
ートと各ＯＲゲートの第２入力側は制御ワードＳの端子Ｓと接続されている。し
たがってＡＮＤユニット２２０は８つの出力信号を供給し、ＯＲユニット２３０
は別の８つの出力信号を供給し、これらは連結されて１６ビットワードとなり、
これが制御可能インバータユニット２７０に供給される。これらの１６ビット線
は第２ＡＮＤユニット２４０と第２ＯＲユニット２５０に接続されている。ＡＮ
Ｄユニット２４０は１６のＡＮＤゲートからなる。ＡＮＤユニット２４０の各Ａ
ＮＤゲートの第１入力側は１６ビット線の１つとそれぞれ接続されている。同じ
ようにＯＲユニット２５０の各ＯＲゲートの第１入力側は入力１６ビット線の１
つにそれぞれ接続されている。ＡＮＤユニット２４０とＯＲユニット２５０の各
ＡＮＤゲートと各ＯＲゲートの第２入力側は端子Ｓ５と接続されている。ＡＮＤ
ユニット２４０は１６のビットを出力し、ＯＲユニット２５０も１６のビットを
出力する。これらは連結されて３２ビット出力ワードとなる。この出力ワードは
また制御可能インバータ２８０と結合される。３つのインバータ２６０，２７０
，２８０全ては制御ワードＳの最上位ビッットＳ６により制御される。制御可能
インバータ２６０の出力は８ビット線の４つのセットと結合される。この４つの
セットは、マスクバイトの４つの等しいセットにより３２ビットワードを形成す
る。３２ビットパックマスクワードは数字Ｍ８により示されている。インバータ
２７０の１６出力ビットは１６ビット線の２つのセットと結合され、これはハー
フワード形式の３２ビットパックワードを形成する。これにより１６ビット線の
両方のセットは同じ１６ビットマスクを搬送する。生じた３２ビットマスクワー
ドは数字Ｍ１６により示されている。最後にインバータ２８０の３２ビット出力
は３２ビット線と結合され、ワード形式の３２ビットマスクワードを形成する。
これは数字Ｍ３２により示されている。 ３つのインバータ２６０，２７０，２８０は制御ワードＳの最上位ビットＳ６
により制御される。Ｓ６が０にセットされれば、インバータ２６０，２７０，２
８０の入力側のそれぞれ８ビット、１６ビットまたは３２ビットが反転され、Ｓ
６が１にセットされれば、３つのインバータ全てはバイパスされる。このように
して表１に従いそれぞれのマスクが発生される。表２によるバイトマスクジェネ
レータ２１０の出力は１６ビット出力に、ＡＮＤユニット２２０とＯＲユニット
２３０により拡張される。Ｓ４が０であれば、発生された１６ビットマスクワー
ドの上位８ビットはＡＮＤユニット２２０により自動的に０にセットされる。Ｏ
Ｒユニット２２０は発生された８ビットマスクを単純に通過させ、これにより１
６ビットマスクの下位８ビット部分を形成する。Ｓ４が１にセットされれば、自
動的にＯＲユニット２３０は全ての下位８ビットを１にセットし、ＡＮＤユニッ
ト２２０は事実上、バイトマスクジェネレータ２１０により発生された８ビット
マスクを通過させ、１６ビットマスクの上位８ビットを形成する。同じようにし
てビットＳ５は、ＡＮＤユニット２４０とＯＲユニット２５０によって１６ビッ
トマスクから３２ビットマスクを形成する。 図３は、図２のバイトマスクジェネレータ２１０の実施例を示す。端子Ｓ１の
信号は“０”と結合され、これにより２ビット信号を形成し、ＡＮＤユニット２
１１とＯＲユニット２１２に供給される。ＡＮＤユニット２１１は２つの別個の
ＡＮＤゲートからなり、それぞれが２つの入力側と１つの出力側を有する。ＡＮ
Ｄユニット２１１の各ＡＮＤゲートの第１入力側は結合された２ビット信号の一
方とそれぞれ接続されている。またＡＮＤユニット２１１の各ＡＮＤゲートの第
２入力側はそれぞれ端子Ｓ２に接続されている。同じようにしてＯＲユニット２
１２の各ＯＲゲートの第１入力側は２ビット信号の一方にそれぞれ接続されてお
り、ＯＲユニット２１２の各ＯＲゲートの第２入力側はそれぞれ端子Ｓ２に接続
されている。ＡＮＤユニット２１１とＯＲゲート２１２の２つの出力信号は結合
されて４ビット信号を形成し、この信号はＡＮＤユニット２１３とＯＲユニット
２１４に供給される。ＡＮＤユニット２１３は４つのＡＮＤゲートからなり、そ
れぞれは２つの入力側と１つの出力側を有する。ＯＲユニット２１４も４つのＯ
Ｒゲートからなり、それぞれは２つの入力側と１つの出力側を有する。ＡＮＤユ
ニット２１３の各ＡＮＤゲートの第１入力側は４ビット線の１つとそれぞれ接続
されている。ＡＮＤユニット２１３の各ＡＮＤゲートの第２入力側は端子Ｓ３と
接続されている。同じように、ＯＲユニット２１４の各ＯＲゲートの第１入力側
は４ビット線の１つとそれぞれ接続されている。ＯＲユニット２１４の各ＯＲゲ
ートの第２入力側は端子Ｓ３に接続されている。ＡＮＤユニット２１３とＯＲユ
ニット２１４の４つの出力は８ビット信号に結合され、バイトマスクジェネレー
タ２１０の出力２１５を形成する。 ＡＮＤユニット２１１とＯＲユニット２１２は、図２のＡＮＤユニット２２０
およびＯＲユニット２３０と同様にエクスパンダユニットとして機能する。マス
クジェネレータ２１０の入力側における２ビットは基本的に入力信号“00”また
は“01”を形成する。端子Ｓ２およびＡＮＤユニット２１１とＯＲユニット２１
２により、これら２つの異なる入力信号は４つの異なる出力信号に拡張される。
この出力信号の各々は４ビットからなる。同じようにＡＮＤユニット２１３とＯ
Ｒユニット２１４は端子Ｓ３と共に表２の８ビット出力ワードを発生する。 図４は、図２のバイトマスクジェネレータ２１０の別の実施例を示す。端子Ｓ
１はＡＮＤゲート４０１およびＯＲゲート４０２の第１入力側と接続されている
。ＡＮＤゲート４０１とＯＲゲート４０２の第２入力側は端子S2と接続されてい
る。さらに端子Ｓ２はＡＮＤゲート４０４およびＯＲゲート４０７の第１入力側
と接続されている。ＡＮＤゲート４０１の出力側はＡＮＤゲート４０３およびＯ
Ｒゲート４０６の第１入力側と接続されている。ＯＲゲート４０２の出力側はＡ
ＮＤゲート４０５およびＯＲゲート４０８の第１入力側と接続されている。端子
Ｓ３はＡＮＤゲート４０３，４０４，４０５の各第２入力側、およびＯＲゲート
４０６，４０７，４０８の第２入力側と接続されている。発生されたバイトマス
クは端子４０９〜４１６で使用することができる。端子４１６はＯＲゲート４０
８の出力側と接続されており、端子４１５は出力側４０７と、端子４１４はＯＲ
ゲート４０６の出力側と接続されている。端子４１３は端子Ｓ３と接続されてい
る。端子４１２，４１１，および４１０はそれぞれＡＮＤゲート４０５，ＡＮＤ
ゲート４０４，およびＡＮＤゲート４０３の出力側と接続されている。最後に端
子４０９は固定信号キャリー０と接続されている。 図５は、図２のバイトマスクジェネレータ２１０の別の実施例を示す。端子Ｓ
１は、ＡＮＤゲート５０５、ＡＮＤゲート５０１，ＡＮＤゲート５０３、および
ＯＲゲート５０８の第１入力側と接続されている。端子Ｓ２はＡＮＤゲート５０
２の第１入力側、ＡＮＤゲート５０３の第２入力側、およびＯＲゲート５０４の
第１入力側と接続されている。端子Ｓ３はＡＮＤゲート５０１の第２入力側、Ａ
ＮＤゲート５０２の第２入力側、端子５１３，ＯＲゲート５０７の第１入力側、
およびＯＲゲート５０４の第２入力側と接続されている。ＡＮＤゲート５０１の
出力側はＯＲゲート５０６の第１入力側と接続されている。ＡＮＤゲート５０２
の出力側はＯＲゲート５０６の第２入力側、端子５１１，およびＡＮＤゲート５
０５の第２入力側と接続されている。ＡＮＤゲート５０３の出力側はＯＲゲート
５０７の第２入力側と接続されている。ＯＲゲート５０４の出力側はＯＲゲート
５０８の第２入力側および端子５１６と接続されている。ＯＲゲート５０８の出
力側は端子５１７と接続されており、ＯＲゲート５０７の出力側は端子５１４と
接続されており、ＯＲゲート５０６の出力側は端子５１２と接続されており、Ａ
ＮＤゲート５０５の出力側は端子５１０と接続されている。最後に端子５０９が
設けられており、これは固定の０信号と接続されている。バイトマスクは端子５
０９から端子５１７で使用することができる。 図６は図１の論理ユニット５００の実施例を示す。この実施例は、図１の制御
信号Ｃとして、ビット線Ｄ３１〜Ｄ０からなるデータワードＤから抽出された４
つのビット信号を使用する。ここでこれら４つのビット信号はビット線Ｄ３１，
Ｄ２３，Ｄ１５およびＤ７である。これらつの４ビット信号は、ワード（Ｄ３１
）、ハーフワード（Ｄ３１，Ｄ１５）、および４バイト（Ｄ３１，Ｄ２３，Ｄ１
５およびＤ７）の最上位ビットである。これら４つのビット信号は１セットを形
成し、これが４つの４×１マルチプレクサ６０１，６０２，６０３および６０４
の４つの入力側に供給される。４つのマルチプレクサ６０１，６０２，６０３，
６０４の全ては制御ユニット６１０により制御され、この制御ユニットは制御信
号Ｗの２つのビット線と接続されている。各マルチプレクサ６０１，６０２，６
０３，６０４は、制御信号Ｗにしたがって４つの入力信号D3１，D2３，Ｄ１５ま
たはＤ７の１つを選択する。マルチプレクサ６０１，６０２，６０３，６０４の
各出力信号はＡＮＤゲート６０５，６０６，６０７，６０８の第１入力側にそれ
ぞれ供給される。ＡＮＤゲート６０５，６０６，６０７，６０８の第２入力側は
端子Ｚと接続されている。この端子Ｚは、ゼロ充填命令（論理）または符号拡張
命令（算術）のいずれが使用されるかを指示する信号を搬送する。これについて
は後で説明する。ＡＮＤゲート６０５，６０６，６０７，６０８の出力はそれぞ
れ８ビットに拡張され、３２ビットワードに連結される。この３２ビットワード
はマルチプレクサユニット６０９に供給される。言い替えると、８ビット線セッ
トの各線は同じ信号を搬送し、４つの異なるセットが連結されて１ワードとなる
。マルチプレクサ湯にと６０９は３２個の２×１マルチプレクサを含む。マルチ
プレクサユニット６０９の各マルチプレクサの第１入力側は、４つのＡＮＤゲー
ト６０５，６０６，６０７，６０８の拡張出力の３２ビット線の１つとそれぞれ
接続されている。マルチプレクサユニット６０９の各マルチプレクサの第２入力
側はバレルシフタ１００の出力の３２ビット線の１つとそれぞれ接続されている
。マルチプレクサユニット６０９の各２×１マルチプレクサを制御する３２の制
御線はスイッチユニット４００の出力側と接続されている。マルチプレクサユニ
ット６０９の出力側は端子Ｒと接続されている。 マルチプレクサユニット６０９の各２×１マルチプレクサはスイッチユニット
４００の３２ビット線の１つにより制御され、バレルシフタ１００の出力の３２
ビット線の１つ、またはＡＮＤゲート６０５〜６０８の出力の３２ビット線の１
つを選択する。 この実施例により、複数の異なるパックデータシフト命令を実行することがで
きる。制御信号Ｗはどの形式のパックデータが使用されているか、例えばバイト
、ハーフワード、またはワードであるかを選択する。制御ビットＺ信号もデコー
ダユニット（図示せず）により発生される。この信号は、ゼロ充填命令または符
号拡張命令のどちらを実行するか決定する。制御データＳの端子Ｓ６により指示
されるシフト方向と関連し、４つの異なる形式のシフト命令を実行することがで
きる。ゼロ充填右シフト命令は論理右シフトとしても知られている。一方、符号
拡張右シフトは算術右シフト命令としても知られている。さらにゼロ充填または
符号拡張左シフト命令を実行することもできる。マスクジェネレータ４００の発
生されたマスクが１である場合には常に、マルチプレクサユニット６０９のそれ
ぞれの２×１マルチプレクサはバレルシフタ１００の出力を選択する。スイッチ
ユニット４０の出力のビット線がゼロである場合には常に、マルチプレクサユニ
ット６０９の各マルチプレクサは、ＡＮＤゲート６０５〜６０８の拡張出力のビ
ット線を選択する。制御ユニット６１０はマルチプレクサ６０１〜６０４を、ワ
ード形式が選択された場合には、これらが各マルチプレクサに対する出力信号と
してＤ３１を選択するように制御する。さらにハーフワード形式が選択される場
合には、マルチプレクサ６０１と６０２はビット線Ｄ３１を選択し、マルチプレ
クサ６０３と６０４はビット線Ｄ１５を選択する。最後に、バイト形式が制御ワ
ードＷにより選択されるなら、制御ユニット６１０はマルチプレクサ６０がビッ
ト線Ｄ３１を、マルチプレクサ６０２がビット線Ｄ２３を、マルチプレクサ６０
３がビット線Ｄ１５を、さらにマルチプレクサ６０４がビット線Ｄ７をそれぞれ
出力信号として選択するようにこれらを制御する。これらの出力信号は論理ユニ
ット６０５〜６０８により符号／ゼロ制御信号Ｚと結合される。したがってＡＮ
Ｄゲート６０５〜６０８の拡張３２ビット出力の各バイトは０または１に、入力
データＤの各バイト、ハーフワードまたはワードの最上位ビットにしたがってセ
ットすることができる。 図７から図９は、パックデータシフト命令の４つの異なる形式をフローチャー
トにより示す。図７ではパックデータシフト命令が、４バイトを１つの３２ビッ
トワードＤに連結して実行される４つの符号充填右シフトとしてデコードされる
。図８ではパックデータシフト命令が、２つのハーフワードを１つの３２ビット
ワードＤに連結して実行される５つのゼロ充填右シフトとしてデコードされる。
そして図９ではパックデータシフト命令が、１つの３２ビットワードで実行され
る９つのゼロ充填左シフトとしてデコードされる。 本発明の基本思想は種々異なる形態で実現することができる。例えば本発明の
基本思想はいずれの形式のプロセッサとでも使用することができ、簡単に６４ビ
ットプロセッサ、１２８ビットプロセッサ等に拡張することができる。インバー
タユニット２６０，２７０，および２８０はマルチプレクサユニット６０９に、
スイッチを制御ビットＳ６にしたがって制御することにより組み込むことができ
る。論理シフト命令だけを実行すべきであるなら、論理ユニット５００は３２の
ＡＮＤゲートにより簡単に構成することができる。論理ユニットの他の実現も可
能であり、当業者には自明である。
バータユニット２６０の出力は４倍に拡張され、４つの同じ８ビット線を形成す
る。これら４つの８ビット線は連結され、３２ビットマスクを形成する。バイト
マスクジェネレータ２１０の８ビット出力はまた第１ＡＮＤユニット２２０と第
１ＯＲユニット２３０にも供給される。ＡＮＤユニット２２０は８つのＡＮＤゲ
ートからなり、ＯＲユニット２３０は８つのＯＲゲートからなる。各ＡＮＤゲー
トと各ＯＲゲートの第１入力側は、バイトマスクジェネレータ２１０の８ビット
線の１つに接続されている。ユニット２２０およびユニット２３０の各ＡＮＤゲ
ートと各ＯＲゲートの第２入力側は制御ワードＳの端子Ｓと接続されている。し
たがってＡＮＤユニット２２０は８つの出力信号を供給し、ＯＲユニット２３０
は別の８つの出力信号を供給し、これらは連結されて１６ビットワードとなり、
これが制御可能インバータユニット２７０に供給される。これらの１６ビット線
は第２ＡＮＤユニット２４０と第２ＯＲユニット２５０に接続されている。ＡＮ
Ｄユニット２４０は１６のＡＮＤゲートからなる。ＡＮＤユニット２４０の各Ａ
ＮＤゲートの第１入力側は１６ビット線の１つとそれぞれ接続されている。同じ
ようにＯＲユニット２５０の各ＯＲゲートの第１入力側は入力１６ビット線の１
つにそれぞれ接続されている。ＡＮＤユニット２４０とＯＲユニット２５０の各
ＡＮＤゲートと各ＯＲゲートの第２入力側は端子Ｓ５と接続されている。ＡＮＤ
ユニット２４０は１６のビットを出力し、ＯＲユニット２５０も１６のビットを
出力する。これらは連結されて３２ビット出力ワードとなる。この出力ワードは
また制御可能インバータ２８０と結合される。３つのインバータ２６０，２７０
，２８０全ては制御ワードＳの最上位ビッットＳ６により制御される。制御可能
インバータ２６０の出力は８ビット線の４つのセットと結合される。この４つの
セットは、マスクバイトの４つの等しいセットにより３２ビットワードを形成す
る。３２ビットパックマスクワードは数字Ｍ８により示されている。インバータ
２７０の１６出力ビットは１６ビット線の２つのセットと結合され、これはハー
フワード形式の３２ビットパックワードを形成する。これにより１６ビット線の
両方のセットは同じ１６ビットマスクを搬送する。生じた３２ビットマスクワー
ドは数字Ｍ１６により示されている。最後にインバータ２８０の３２ビット出力
は３２ビット線と結合され、ワード形式の３２ビットマスクワードを形成する。
これは数字Ｍ３２により示されている。 ３つのインバータ２６０，２７０，２８０は制御ワードＳの最上位ビットＳ６
により制御される。Ｓ６が０にセットされれば、インバータ２６０，２７０，２
８０の入力側のそれぞれ８ビット、１６ビットまたは３２ビットが反転され、Ｓ
６が１にセットされれば、３つのインバータ全てはバイパスされる。このように
して表１に従いそれぞれのマスクが発生される。表２によるバイトマスクジェネ
レータ２１０の出力は１６ビット出力に、ＡＮＤユニット２２０とＯＲユニット
２３０により拡張される。Ｓ４が０であれば、発生された１６ビットマスクワー
ドの上位８ビットはＡＮＤユニット２２０により自動的に０にセットされる。Ｏ
Ｒユニット２２０は発生された８ビットマスクを単純に通過させ、これにより１
６ビットマスクの下位８ビット部分を形成する。Ｓ４が１にセットされれば、自
動的にＯＲユニット２３０は全ての下位８ビットを１にセットし、ＡＮＤユニッ
ト２２０は事実上、バイトマスクジェネレータ２１０により発生された８ビット
マスクを通過させ、１６ビットマスクの上位８ビットを形成する。同じようにし
てビットＳ５は、ＡＮＤユニット２４０とＯＲユニット２５０によって１６ビッ
トマスクから３２ビットマスクを形成する。 図３は、図２のバイトマスクジェネレータ２１０の実施例を示す。端子Ｓ１の
信号は“０”と結合され、これにより２ビット信号を形成し、ＡＮＤユニット２
１１とＯＲユニット２１２に供給される。ＡＮＤユニット２１１は２つの別個の
ＡＮＤゲートからなり、それぞれが２つの入力側と１つの出力側を有する。ＡＮ
Ｄユニット２１１の各ＡＮＤゲートの第１入力側は結合された２ビット信号の一
方とそれぞれ接続されている。またＡＮＤユニット２１１の各ＡＮＤゲートの第
２入力側はそれぞれ端子Ｓ２に接続されている。同じようにしてＯＲユニット２
１２の各ＯＲゲートの第１入力側は２ビット信号の一方にそれぞれ接続されてお
り、ＯＲユニット２１２の各ＯＲゲートの第２入力側はそれぞれ端子Ｓ２に接続
されている。ＡＮＤユニット２１１とＯＲゲート２１２の２つの出力信号は結合
されて４ビット信号を形成し、この信号はＡＮＤユニット２１３とＯＲユニット
２１４に供給される。ＡＮＤユニット２１３は４つのＡＮＤゲートからなり、そ
れぞれは２つの入力側と１つの出力側を有する。ＯＲユニット２１４も４つのＯ
Ｒゲートからなり、それぞれは２つの入力側と１つの出力側を有する。ＡＮＤユ
ニット２１３の各ＡＮＤゲートの第１入力側は４ビット線の１つとそれぞれ接続
されている。ＡＮＤユニット２１３の各ＡＮＤゲートの第２入力側は端子Ｓ３と
接続されている。同じように、ＯＲユニット２１４の各ＯＲゲートの第１入力側
は４ビット線の１つとそれぞれ接続されている。ＯＲユニット２１４の各ＯＲゲ
ートの第２入力側は端子Ｓ３に接続されている。ＡＮＤユニット２１３とＯＲユ
ニット２１４の４つの出力は８ビット信号に結合され、バイトマスクジェネレー
タ２１０の出力２１５を形成する。 ＡＮＤユニット２１１とＯＲユニット２１２は、図２のＡＮＤユニット２２０
およびＯＲユニット２３０と同様にエクスパンダユニットとして機能する。マス
クジェネレータ２１０の入力側における２ビットは基本的に入力信号“00”また
は“01”を形成する。端子Ｓ２およびＡＮＤユニット２１１とＯＲユニット２１
２により、これら２つの異なる入力信号は４つの異なる出力信号に拡張される。
この出力信号の各々は４ビットからなる。同じようにＡＮＤユニット２１３とＯ
Ｒユニット２１４は端子Ｓ３と共に表２の８ビット出力ワードを発生する。 図４は、図２のバイトマスクジェネレータ２１０の別の実施例を示す。端子Ｓ
１はＡＮＤゲート４０１およびＯＲゲート４０２の第１入力側と接続されている
。ＡＮＤゲート４０１とＯＲゲート４０２の第２入力側は端子S2と接続されてい
る。さらに端子Ｓ２はＡＮＤゲート４０４およびＯＲゲート４０７の第１入力側
と接続されている。ＡＮＤゲート４０１の出力側はＡＮＤゲート４０３およびＯ
Ｒゲート４０６の第１入力側と接続されている。ＯＲゲート４０２の出力側はＡ
ＮＤゲート４０５およびＯＲゲート４０８の第１入力側と接続されている。端子
Ｓ３はＡＮＤゲート４０３，４０４，４０５の各第２入力側、およびＯＲゲート
４０６，４０７，４０８の第２入力側と接続されている。発生されたバイトマス
クは端子４０９〜４１６で使用することができる。端子４１６はＯＲゲート４０
８の出力側と接続されており、端子４１５は出力側４０７と、端子４１４はＯＲ
ゲート４０６の出力側と接続されている。端子４１３は端子Ｓ３と接続されてい
る。端子４１２，４１１，および４１０はそれぞれＡＮＤゲート４０５，ＡＮＤ
ゲート４０４，およびＡＮＤゲート４０３の出力側と接続されている。最後に端
子４０９は固定信号キャリー０と接続されている。 図５は、図２のバイトマスクジェネレータ２１０の別の実施例を示す。端子Ｓ
１は、ＡＮＤゲート５０５、ＡＮＤゲート５０１，ＡＮＤゲート５０３、および
ＯＲゲート５０８の第１入力側と接続されている。端子Ｓ２はＡＮＤゲート５０
２の第１入力側、ＡＮＤゲート５０３の第２入力側、およびＯＲゲート５０４の
第１入力側と接続されている。端子Ｓ３はＡＮＤゲート５０１の第２入力側、Ａ
ＮＤゲート５０２の第２入力側、端子５１３，ＯＲゲート５０７の第１入力側、
およびＯＲゲート５０４の第２入力側と接続されている。ＡＮＤゲート５０１の
出力側はＯＲゲート５０６の第１入力側と接続されている。ＡＮＤゲート５０２
の出力側はＯＲゲート５０６の第２入力側、端子５１１，およびＡＮＤゲート５
０５の第２入力側と接続されている。ＡＮＤゲート５０３の出力側はＯＲゲート
５０７の第２入力側と接続されている。ＯＲゲート５０４の出力側はＯＲゲート
５０８の第２入力側および端子５１６と接続されている。ＯＲゲート５０８の出
力側は端子５１７と接続されており、ＯＲゲート５０７の出力側は端子５１４と
接続されており、ＯＲゲート５０６の出力側は端子５１２と接続されており、Ａ
ＮＤゲート５０５の出力側は端子５１０と接続されている。最後に端子５０９が
設けられており、これは固定の０信号と接続されている。バイトマスクは端子５
０９から端子５１７で使用することができる。 図６は図１の論理ユニット５００の実施例を示す。この実施例は、図１の制御
信号Ｃとして、ビット線Ｄ３１〜Ｄ０からなるデータワードＤから抽出された４
つのビット信号を使用する。ここでこれら４つのビット信号はビット線Ｄ３１，
Ｄ２３，Ｄ１５およびＤ７である。これらつの４ビット信号は、ワード（Ｄ３１
）、ハーフワード（Ｄ３１，Ｄ１５）、および４バイト（Ｄ３１，Ｄ２３，Ｄ１
５およびＤ７）の最上位ビットである。これら４つのビット信号は１セットを形
成し、これが４つの４×１マルチプレクサ６０１，６０２，６０３および６０４
の４つの入力側に供給される。４つのマルチプレクサ６０１，６０２，６０３，
６０４の全ては制御ユニット６１０により制御され、この制御ユニットは制御信
号Ｗの２つのビット線と接続されている。各マルチプレクサ６０１，６０２，６
０３，６０４は、制御信号Ｗにしたがって４つの入力信号D3１，D2３，Ｄ１５ま
たはＤ７の１つを選択する。マルチプレクサ６０１，６０２，６０３，６０４の
各出力信号はＡＮＤゲート６０５，６０６，６０７，６０８の第１入力側にそれ
ぞれ供給される。ＡＮＤゲート６０５，６０６，６０７，６０８の第２入力側は
端子Ｚと接続されている。この端子Ｚは、ゼロ充填命令（論理）または符号拡張
命令（算術）のいずれが使用されるかを指示する信号を搬送する。これについて
は後で説明する。ＡＮＤゲート６０５，６０６，６０７，６０８の出力はそれぞ
れ８ビットに拡張され、３２ビットワードに連結される。この３２ビットワード
はマルチプレクサユニット６０９に供給される。言い替えると、８ビット線セッ
トの各線は同じ信号を搬送し、４つの異なるセットが連結されて１ワードとなる
。マルチプレクサ湯にと６０９は３２個の２×１マルチプレクサを含む。マルチ
プレクサユニット６０９の各マルチプレクサの第１入力側は、４つのＡＮＤゲー
ト６０５，６０６，６０７，６０８の拡張出力の３２ビット線の１つとそれぞれ
接続されている。マルチプレクサユニット６０９の各マルチプレクサの第２入力
側はバレルシフタ１００の出力の３２ビット線の１つとそれぞれ接続されている
。マルチプレクサユニット６０９の各２×１マルチプレクサを制御する３２の制
御線はスイッチユニット４００の出力側と接続されている。マルチプレクサユニ
ット６０９の出力側は端子Ｒと接続されている。 マルチプレクサユニット６０９の各２×１マルチプレクサはスイッチユニット
４００の３２ビット線の１つにより制御され、バレルシフタ１００の出力の３２
ビット線の１つ、またはＡＮＤゲート６０５〜６０８の出力の３２ビット線の１
つを選択する。 この実施例により、複数の異なるパックデータシフト命令を実行することがで
きる。制御信号Ｗはどの形式のパックデータが使用されているか、例えばバイト
、ハーフワード、またはワードであるかを選択する。制御ビットＺ信号もデコー
ダユニット（図示せず）により発生される。この信号は、ゼロ充填命令または符
号拡張命令のどちらを実行するか決定する。制御データＳの端子Ｓ６により指示
されるシフト方向と関連し、４つの異なる形式のシフト命令を実行することがで
きる。ゼロ充填右シフト命令は論理右シフトとしても知られている。一方、符号
拡張右シフトは算術右シフト命令としても知られている。さらにゼロ充填または
符号拡張左シフト命令を実行することもできる。マスクジェネレータ４００の発
生されたマスクが１である場合には常に、マルチプレクサユニット６０９のそれ
ぞれの２×１マルチプレクサはバレルシフタ１００の出力を選択する。スイッチ
ユニット４０の出力のビット線がゼロである場合には常に、マルチプレクサユニ
ット６０９の各マルチプレクサは、ＡＮＤゲート６０５〜６０８の拡張出力のビ
ット線を選択する。制御ユニット６１０はマルチプレクサ６０１〜６０４を、ワ
ード形式が選択された場合には、これらが各マルチプレクサに対する出力信号と
してＤ３１を選択するように制御する。さらにハーフワード形式が選択される場
合には、マルチプレクサ６０１と６０２はビット線Ｄ３１を選択し、マルチプレ
クサ６０３と６０４はビット線Ｄ１５を選択する。最後に、バイト形式が制御ワ
ードＷにより選択されるなら、制御ユニット６１０はマルチプレクサ６０がビッ
ト線Ｄ３１を、マルチプレクサ６０２がビット線Ｄ２３を、マルチプレクサ６０
３がビット線Ｄ１５を、さらにマルチプレクサ６０４がビット線Ｄ７をそれぞれ
出力信号として選択するようにこれらを制御する。これらの出力信号は論理ユニ
ット６０５〜６０８により符号／ゼロ制御信号Ｚと結合される。したがってＡＮ
Ｄゲート６０５〜６０８の拡張３２ビット出力の各バイトは０または１に、入力
データＤの各バイト、ハーフワードまたはワードの最上位ビットにしたがってセ
ットすることができる。 図７から図９は、パックデータシフト命令の４つの異なる形式をフローチャー
トにより示す。図７ではパックデータシフト命令が、４バイトを１つの３２ビッ
トワードＤに連結して実行される４つの符号充填右シフトとしてデコードされる
。図８ではパックデータシフト命令が、２つのハーフワードを１つの３２ビット
ワードＤに連結して実行される５つのゼロ充填右シフトとしてデコードされる。
そして図９ではパックデータシフト命令が、１つの３２ビットワードで実行され
る９つのゼロ充填左シフトとしてデコードされる。 本発明の基本思想は種々異なる形態で実現することができる。例えば本発明の
基本思想はいずれの形式のプロセッサとでも使用することができ、簡単に６４ビ
ットプロセッサ、１２８ビットプロセッサ等に拡張することができる。インバー
タユニット２６０，２７０，および２８０はマルチプレクサユニット６０９に、
スイッチを制御ビットＳ６にしたがって制御することにより組み込むことができ
る。論理シフト命令だけを実行すべきであるなら、論理ユニット５００は３２の
ＡＮＤゲートにより簡単に構成することができる。論理ユニットの他の実現も可
能であり、当業者には自明である。
【図１】 図１は、本発明の主要関連部分を示すブロック回路図である。
【図２】 図２は、図１のマスクジェネレータの実施例を示すブロック回路図である。
【図３】 図３は、図２のバイトマスクジェネレータの実施例を示す回路図である。
【図４】 図４は、図２のバイトマスクジェネレータの別の実施例を示す回路図である。
【図５】 図５は、図２のバイトマスクジェネレータの別の実施例を示す回路図である。
【図６】 図６は、図１の論理ユニットの実施例を示すブロック回路図である。
【図７】 図１の実施例により図６と関連して実行される３つの異なる命令のフローチャ
ートである。
ートである。
【図８】 図１の実施例により図６と関連して実行される３つの異なる命令のフローチャ
ートである。
ートである。
【図９】 図１の実施例により図６と関連して実行される３つの異なる命令のフローチャ
ートである。
ートである。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年２月３日（２０００．２．３）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】 従来の技術 本発明は、パックデータのシフト演算を行う方法および装置に関する。現代の
コンピュータおよびマイクロコントローラは、３２ビット、６４ビットまたはそ
れ以上の幅のデータを供給する。しかし多数の適用例において、処理されるデー
タはまだ８ビット幅である。したがって上記の３２ビット（またはそれ以上の）
マイクロプロセッサはいわゆるパックデータ命令を供給する。このパックデータ
命令は３２ビットレジスタまたは６４ビットレジスタの内容をデータサイズに依
存して異なって処理する。例えばデータサイズが８ビットパックデータを指示す
れば、１つの３２ビットワードは４つの８ビットデータ部分に分割されるか、ま
たは１つの６４ビットワードは８つの８ビットデータ部分に分割される。これら
は通常はプロセシングユニットにより独立して処理される。データサイズが１６
ビットパックデータを指示すれば、１つの３２ビットワードは２つの１６ビット
データ部分に分割される。プロセシングユニットは通常、相応の数の独立ユニッ
トを有しており、パックワードの相応の部分を独立して処理する。このような処
理結果の独立部分は例えば別のレジスタに、再びパックデータとして格納される
。 ＵＳ特許明細書５６６６２９８号には、パックデータ上で実行されるシフト命
令に対する装置および関連の方法が記載されている。ＵＳ特許明細書５６６６２
９８号の図８は、独立して動作する複数のシフトユニットが例えば８つのシフト
演算まで独立して６４バイトパックデータワードで実行することを示している。
これら複数のユニットは所定量のシリコンスペースを必要とするが、そのような
スペースは高集積素子では必ずしも常に得られるものではない。 ＥＰ−Ａ−０７４３５９３には、データビットシーケンスをコンピュータ命令
で反復し、反復された複数のデータビットシーケンスからだけなるデータストリ
ングを発生するための方法および装置が開示されている。このことは、シングル
アドレスによりアドレシング可能な所定のビット容量を有するレジスタで実行さ
れる。この方法は、第１のビット長の少なくとも１つのビットシーケンスを有す
るビットストリングを同定し、ビットシーケンスを選択し、選択されたビットシ
ーケンスをレジスタの連続個所で反復し、ビット容量にマッチングするビット長
を有するデータストリングを発生することからなる。ここで第１のビット長は所
定のビット容量よりも小さい。種々のオペランドが使用され、パックデータのシ
フトを含む反復が実行される。 ＥＰ−Ａ−０１３０３８０には、回転、シフト、およびマージの機能をマスク
下で使用する命令セットと、これらの機能をシングルマシンサイクルで実行する
メカニズムが開示されている。このメカニズムにより１マシンサイクルは並列的
にシフトと回転を、３２ビット幅のフルマシンワードまで実行することができる
。発生されたマスクは固定数のビットを命令レジスタに有し、マスク発生ユニッ
トはこれに従いシングルマスクを発生するだけである。 ＵＳ−Ａ−５７２９４８２には、マイクロプロセッサで使用されるシフタが記
載されている。このシフタは右シフト演算、左シフト演算、および右シフト算術
演算の動作を実行することができ、シフトされたデータワークの符号ビットは空
白ビットにコピーされる。これは右へのシフトにより行われる。このシフタは、
回転カウントユニット、回転ユニット、マスクデコーダ、および論理ユニットを
高速演算のために有しており、集積回路で最小のエリアしか占有しない。このマ
スクデコーダは３２ビットのマスキングビットを発生する。 発明の要点 本発明の課題は、従来技術よりも必要なリソースが少ない方法および装置を提
供することである。 本発明の側面によれば、多重８ビットバイトを有する、ｍビット幅のパックデ
ータワードをシフトするための装置であって、前記多重８ビットバイトは多重部
分データワードを形成し、各部分データワードはｎバイトを有し、ここでｎ≧１
であり、かつパックデータ形式に相応し、前記装置は、デコーダ手段と、シフタ
手段と、マスクジェネレータと、論理ユニットとを有し、前記デコーダ手段は、
受信したパックデータ命令をデコードし、ｍビットデータワード入力、シフトコ
ード入力、およびｍビットデータワードに対するパックデータ形式コード入力を
供給するためのものであり、前記シフタ手段は、パックデータを所定数のビット
だけシフトコード入力にしたがってシフトするためのものであり、前記マスクジ
ェネレータはマスクをシフトコード入力にしたがって発生するためのものであり
、前記論理ユニットは、発生されたマスクをシフトされたｍビット幅パックデー
タワードと結合し、個別にシフトされた部分データワードを発生するためのもの
である形式の装置において、前記マスクジェネレータは複数のマスクを発生し、 各マスクは、パックデータワードのサイズに連結されるｎバイトマスクを有し
、マスクジェネレータは、複数のマスクの１つをパックデータ形式コード入力に
したがって選択するための選択手段を有する。 本発明の別の側面によれば、多重８ビットバイトを有する、ｍビット幅のパッ
クデータをシフトする方法であって、前記多重８ビットバイトは多重部分データ
ワードを形成し、各部分データワードはｎバイトを有し、ここでｎ≧１であり、
かつパックデータ形式に相応し、当該方法では、受信したパックデータ命令をデ
コードし、ｍビットのデータワード入力、シフトコード入力、およびｍビットデ
ータワードに対するパックデータ形式コード入力を供給し、パックデータを所定
数のビットだけ前記シフトコード入力にしたがってシフトし、マスクを前記シフ
トコード入力にしたがって発生し、発生されたマスクを、ｍビット幅のシフトさ
れたパックデータワードと結合し、個別にシフトされた部分データワードを発生
する形式の方法において、前記発生されたマスクは複数のマスクを有し、各マス
クは、パックデータワードのサイズに連結されるｎバイトマスクを有しており、
複数のマスクをパックデータ形式コード入力にしたがって選択する。
コンピュータおよびマイクロコントローラは、３２ビット、６４ビットまたはそ
れ以上の幅のデータを供給する。しかし多数の適用例において、処理されるデー
タはまだ８ビット幅である。したがって上記の３２ビット（またはそれ以上の）
マイクロプロセッサはいわゆるパックデータ命令を供給する。このパックデータ
命令は３２ビットレジスタまたは６４ビットレジスタの内容をデータサイズに依
存して異なって処理する。例えばデータサイズが８ビットパックデータを指示す
れば、１つの３２ビットワードは４つの８ビットデータ部分に分割されるか、ま
たは１つの６４ビットワードは８つの８ビットデータ部分に分割される。これら
は通常はプロセシングユニットにより独立して処理される。データサイズが１６
ビットパックデータを指示すれば、１つの３２ビットワードは２つの１６ビット
データ部分に分割される。プロセシングユニットは通常、相応の数の独立ユニッ
トを有しており、パックワードの相応の部分を独立して処理する。このような処
理結果の独立部分は例えば別のレジスタに、再びパックデータとして格納される
。 ＵＳ特許明細書５６６６２９８号には、パックデータ上で実行されるシフト命
令に対する装置および関連の方法が記載されている。ＵＳ特許明細書５６６６２
９８号の図８は、独立して動作する複数のシフトユニットが例えば８つのシフト
演算まで独立して６４バイトパックデータワードで実行することを示している。
これら複数のユニットは所定量のシリコンスペースを必要とするが、そのような
スペースは高集積素子では必ずしも常に得られるものではない。 ＥＰ−Ａ−０７４３５９３には、データビットシーケンスをコンピュータ命令
で反復し、反復された複数のデータビットシーケンスからだけなるデータストリ
ングを発生するための方法および装置が開示されている。このことは、シングル
アドレスによりアドレシング可能な所定のビット容量を有するレジスタで実行さ
れる。この方法は、第１のビット長の少なくとも１つのビットシーケンスを有す
るビットストリングを同定し、ビットシーケンスを選択し、選択されたビットシ
ーケンスをレジスタの連続個所で反復し、ビット容量にマッチングするビット長
を有するデータストリングを発生することからなる。ここで第１のビット長は所
定のビット容量よりも小さい。種々のオペランドが使用され、パックデータのシ
フトを含む反復が実行される。 ＥＰ−Ａ−０１３０３８０には、回転、シフト、およびマージの機能をマスク
下で使用する命令セットと、これらの機能をシングルマシンサイクルで実行する
メカニズムが開示されている。このメカニズムにより１マシンサイクルは並列的
にシフトと回転を、３２ビット幅のフルマシンワードまで実行することができる
。発生されたマスクは固定数のビットを命令レジスタに有し、マスク発生ユニッ
トはこれに従いシングルマスクを発生するだけである。 ＵＳ−Ａ−５７２９４８２には、マイクロプロセッサで使用されるシフタが記
載されている。このシフタは右シフト演算、左シフト演算、および右シフト算術
演算の動作を実行することができ、シフトされたデータワークの符号ビットは空
白ビットにコピーされる。これは右へのシフトにより行われる。このシフタは、
回転カウントユニット、回転ユニット、マスクデコーダ、および論理ユニットを
高速演算のために有しており、集積回路で最小のエリアしか占有しない。このマ
スクデコーダは３２ビットのマスキングビットを発生する。 発明の要点 本発明の課題は、従来技術よりも必要なリソースが少ない方法および装置を提
供することである。 本発明の側面によれば、多重８ビットバイトを有する、ｍビット幅のパックデ
ータワードをシフトするための装置であって、前記多重８ビットバイトは多重部
分データワードを形成し、各部分データワードはｎバイトを有し、ここでｎ≧１
であり、かつパックデータ形式に相応し、前記装置は、デコーダ手段と、シフタ
手段と、マスクジェネレータと、論理ユニットとを有し、前記デコーダ手段は、
受信したパックデータ命令をデコードし、ｍビットデータワード入力、シフトコ
ード入力、およびｍビットデータワードに対するパックデータ形式コード入力を
供給するためのものであり、前記シフタ手段は、パックデータを所定数のビット
だけシフトコード入力にしたがってシフトするためのものであり、前記マスクジ
ェネレータはマスクをシフトコード入力にしたがって発生するためのものであり
、前記論理ユニットは、発生されたマスクをシフトされたｍビット幅パックデー
タワードと結合し、個別にシフトされた部分データワードを発生するためのもの
である形式の装置において、前記マスクジェネレータは複数のマスクを発生し、 各マスクは、パックデータワードのサイズに連結されるｎバイトマスクを有し
、マスクジェネレータは、複数のマスクの１つをパックデータ形式コード入力に
したがって選択するための選択手段を有する。 本発明の別の側面によれば、多重８ビットバイトを有する、ｍビット幅のパッ
クデータをシフトする方法であって、前記多重８ビットバイトは多重部分データ
ワードを形成し、各部分データワードはｎバイトを有し、ここでｎ≧１であり、
かつパックデータ形式に相応し、当該方法では、受信したパックデータ命令をデ
コードし、ｍビットのデータワード入力、シフトコード入力、およびｍビットデ
ータワードに対するパックデータ形式コード入力を供給し、パックデータを所定
数のビットだけ前記シフトコード入力にしたがってシフトし、マスクを前記シフ
トコード入力にしたがって発生し、発生されたマスクを、ｍビット幅のシフトさ
れたパックデータワードと結合し、個別にシフトされた部分データワードを発生
する形式の方法において、前記発生されたマスクは複数のマスクを有し、各マス
クは、パックデータワードのサイズに連結されるｎバイトマスクを有しており、
複数のマスクをパックデータ形式コード入力にしたがって選択する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (71)出願人 1730 Ｎｏｒｔｈ Ｆｉｒｓｔ Ｓｔｒｅ ｅｔ、Ｓａｎ Ｊｏｓｅ、ＣＡ、ＵＳＡ Ｆターム(参考） 5B022 BA03 CA02 DA01 FA03 5B033 AA05 AA09 BD03 BE04
Claims (14)
- 【請求項１】 パックデータをシフトするための装置であって、該パックデ
ータはｎバイトの多重部分データを有し、ｎは１またはそれ以上の整数である形
式の装置において、 前記パックデータを所定数のビットだけシフトするためのシフタと、 前記パックデータのサイズに連結されるｎバイトマスクを有するマスクを発生
するためのマスクジェネレータと、 前記マスクをシフトされたパックデータと論理的に結合し、個別にシフトされ
る部分データを発生するための論理ユニットとを有する、 ことを特徴とする装置。 - 【請求項２】 前記マスクジェネレータは、ｎバイトのマスクジェネレータ
と少なくとも１つのエクスパンダとを有し、 前記ｎバイトのマスクジェネレータはｎバイトマスクを、制御信号の最下位ビ
ットに基づき発生し、 前記エクスパンダは前記バイトマスクを２ｎバイトのマスクに拡張し、 ここでｎは１またはそれ以上の整数である、請求項１記載の装置。 - 【請求項３】 前記エクスパンダは論理ＡＮＤユニットと論理ＯＲユニット
とを有し、 前記論理ＡＮＤユニットは、前記ｎバイトマスクの各ビットを前記制御信号の
別のビットと論理積結合し、 前記論理ＯＲユニットは、前記マスクの各ビットを前記制御信号の別のビット
と論理和結合し、 前記２つの論理ユニットの出力は結合されて２ｎマスクワードとなる、請求項
２記載の装置。 - 【請求項４】 前記マスクジェネレータは直列に接続された複数のエクスパ
ンダを有し、 各エクスパンダは、先行のエクスパンダのビット幅の２倍のマスクを出力する
、請求項３記載の装置。 - 【請求項５】 前記マスクジェネレータはバイトマスクジェネレータとエク
スパンダとを有し、 前記バイトマスクジェネレータはバイトマスクを制御信号の最下位ビットに基
づいて発生し、 前記エクスパンダは前記バイトマスクをワードマスクに拡張する、請求項１記
載の装置。 - 【請求項６】 前記エクスパンダは論理ＡＮＤユニットと論理ＯＲユニット
とを有し、 前記論理ＡＮＤユニットは前記マスクの各ビットを前記制御信号の別のビット
と論理積結合し、 前記論理ＯＲユニットは前記マスクの各ビットを前記制御信号の別のビットと
論理和結合し、 前記２つの論理ユニットの出力は結合されてワードマスクワードとなる、請求
項５記載の装置。 - 【請求項７】 前記バイトマスクジェネレータは少なくとも３つのビット線
により制御され、かつ４つのＡＮＤゲートと４つのＯＲゲートとを有し、 各ゲートはそれぞれ２つの入力側と１つの出力側とを有し、 第１ＡＮＤゲートと第１ＯＲゲートの入力側はそれぞれ第１ビット線と第２ビ
ット線に接続されており、 第３ビット線は、第３および第４のＡＮＤゲートおよびＯＲゲートの各第１入
力側と接続されており、 第１ＡＮＤゲートの出力側は第２ＡＮＤゲートおよび第２ＯＲゲートの第２入
力側と接続されており、 第２ビッット線は第３ＡＮＤゲートおよび第３ＯＲゲートの第２入力側と接続
されており、 第１ＯＲゲートの出力側は第４ＡＮＤゲートおよび第４ＯＲゲートの第２入力
側と接続されており、 第４，第３，第２ＯＲゲートの出力はマスクの最初の３ビットを形成し、 第３ビット線はマスクの第４ビッットを形成し、 第４，第３，および第２ＡＮＤゲートの出力はマスクの第５から第７ビットを
形成する、請求項５記載の装置。 - 【請求項８】 前記バイトマスクジェネレータは少なくとも３つのビット線
により制御され、かつ４つのＡＮＤゲートと４つのＯＲゲートを有し、 各ゲートはそれぞれ２つの入力側と１つの出力側とを有し、 第１，第２および第４ＡＮＤゲート、並びに第３ＯＲゲートの第１入力側は、
第１のビット線と接続されており、 第３および第４ＡＮＤゲートの第２入力側と第４ＯＲゲートの第１入力側は、
第２のビット線と接続されており、 第２ＡＮＤゲートおよび第４ＯＲゲートの第２入力側と第３ＡＮＤゲートおよ
び第２ＯＲゲートの第１入力側は、第３ビット線と接続されており、 第４ＯＲゲートの出力側は第３ＯＲゲートの第２入力側と接続されており、 第４ＡＮＤゲートの出力側は第２ＯＲゲートの第２入力側と接続されており、 第３ＡＮＤゲートの出力側は、第１ＯＲゲートの第２入力側および第１ＡＮＤ
ゲートの第２入力側と接続されており、 第３，第４，および第２ＯＲゲートの出力はマスクの最初の３ビットを形成し
、 第３ビット線はマスクの第４ビットを形成し、 第１ＯＲゲート、第３、および第１ＡＮＤゲートの出力はマスクの第５から第
７ビットを形成する、請求項５記載の装置。 - 【請求項９】 シフトすべきパックデータのサイズを選択する選択ユニット
を有する、請求項１記載の装置。 - 【請求項１０】 前記選択ユニットは少なくともバイトサイズとワードサイ
ズを選択し、 前記マスクジェネレータは少なくともバイトマスクとワードマスクを発生する
、請求項９記載の装置。 - 【請求項１１】 前記論理ユニットはマルチプレクサユニットを有し、 該マルチプレクサユニットは、前記パックデータの各バイトに対して１つのマ
ルチプレクサを有し、かつ前記バイトの１つの最上位ビットを制御信号にしたが
って選択し、 ＡＮＤユニットは、２つの入力側と１つの出力側を備えたＡＮＤゲートを前記
パックデータの各バイトに対して有し、 各ＡＮＤゲートは前記マルチプレクサの１つの出力を別の制御信号と結合し、 各ＡＮＤゲートの出力側は８つの連続するビット線と接続され、前記パックデ
ータのサイズを有する論理積出力データを形成し、 第２のマルチプレクサユニットは２×１マルチプレクサを前記パックデータの
各ビットに対して有し、 各２×１マルチプレクサの第１入力側は前記論理積出力データの出力線の１つ
と接続されており、 各２×１マルチプレクサの第２入力側は前記シフタの出力線の１つと接続され
ており、 ２×１マルチプレクサの制御入力側は前記マスクジェネレータの出力線の１つ
と接続されている、請求項１記載の装置。 - 【請求項１２】 パックデータをシフトするための方法であって、 該パックデータはそれぞれｎバイトの多重部分データを有し、 ここでｎは１またはそれ以上の整数であり、 シフト演算はシフトを各部分データに基づいて実行する形式の方法において、 パックデータをシフタによりシフトし、 前記パックデータのサイズを有するデータマスクを発生し、 ここで該データマスクは各部分データのシフト部分に整合する部分マスクを含
み、 前記マスクを前記シフトされたパックデータと論理結合する、 ことを特徴とする方法。 - 【請求項１３】 前記データマスクは前記パックデータのバイトサイズによ
り制御される、請求項１２記載の方法。 - 【請求項１４】 パックデータをシフトするための方法であって、 該パックデータはそれぞれｎバイトの多重部分データを有し、 ここでｎは１またはそれ以上の整数であり、 シフト演算はシフトを各部分データに基づいて実行する形式の方法において、 パックデータをシフタによりシフトし、 前記パックデータのサイズを有するデータマスクを発生し、 ここで該データマスクは各部分データのシフト部分に整合する部分マスクを含
み、 前記パックデータのサイズを有する符号／ゼロワードを発生し、 ここで前記符号／ゼロワードの部分データの各ビットは、ゼロまたは各部分デ
ータの符号からなり、 前記データマスクに基づき、シフトされたパックデータのビットまたは符号／
ゼロワードのビットを選択する、 ことを特徴とする方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/065,759 US6098087A (en) | 1998-04-23 | 1998-04-23 | Method and apparatus for performing shift operations on packed data |
| US09/065,759 | 1998-04-23 | ||
| PCT/US1999/005916 WO1999054812A1 (en) | 1998-04-23 | 1999-03-19 | Method and apparatus for performing shift operations on packed data |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002512398A true JP2002512398A (ja) | 2002-04-23 |
Family
ID=22064904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000545094A Pending JP2002512398A (ja) | 1998-04-23 | 1999-03-19 | パックデータ上でシフト演算を実行するための方法および装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6098087A (ja) |
| EP (1) | EP1073950B1 (ja) |
| JP (1) | JP2002512398A (ja) |
| KR (1) | KR20010042931A (ja) |
| DE (1) | DE69900980T2 (ja) |
| WO (1) | WO1999054812A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003510682A (ja) * | 1999-09-20 | 2003-03-18 | インテル・コーポレーション | プレディケーションを用いたマスクに基づくパックされたデータからのデータ要素の選択的書き込み |
| JP2009512090A (ja) * | 2005-10-17 | 2009-03-19 | フリースケール セミコンダクター インコーポレイテッド | 埋め込み型マスキングを備える高速ローテータ及びその方法 |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6738793B2 (en) * | 1994-12-01 | 2004-05-18 | Intel Corporation | Processor capable of executing packed shift operations |
| US6275834B1 (en) * | 1994-12-01 | 2001-08-14 | Intel Corporation | Apparatus for performing packed shift operations |
| US6260055B1 (en) * | 1997-10-15 | 2001-07-10 | Kabushiki Kaisha Toshiba | Data split parallel shifter and parallel adder/subtractor |
| EP1046100A1 (en) * | 1998-08-06 | 2000-10-25 | Trimedia Technologies, Inc. | Data processor and method of processing data |
| US6243728B1 (en) * | 1999-07-12 | 2001-06-05 | Sony Corporation Of Japan | Partitioned shift right logic circuit having rounding support |
| US6629115B1 (en) * | 1999-10-01 | 2003-09-30 | Hitachi, Ltd. | Method and apparatus for manipulating vectored data |
| US6718492B1 (en) * | 2000-04-07 | 2004-04-06 | Sun Microsystems, Inc. | System and method for arranging bits of a data word in accordance with a mask |
| US6622242B1 (en) * | 2000-04-07 | 2003-09-16 | Sun Microsystems, Inc. | System and method for performing generalized operations in connection with bits units of a data word |
| US6618804B1 (en) * | 2000-04-07 | 2003-09-09 | Sun Microsystems, Inc. | System and method for rearranging bits of a data word in accordance with a mask using sorting |
| US6629239B1 (en) * | 2000-04-07 | 2003-09-30 | Sun Microsystems, Inc. | System and method for unpacking and merging bits of a data world in accordance with bits of a mask word |
| US6654774B1 (en) * | 2000-09-26 | 2003-11-25 | Fujitsu Limited | Generation of sign extended shifted numerical values |
| GB0024312D0 (en) * | 2000-10-04 | 2000-11-15 | Advanced Risc Mach Ltd | Single instruction multiple data processing |
| US6738792B1 (en) * | 2001-03-09 | 2004-05-18 | Advanced Micro Devices, Inc. | Parallel mask generator |
| JP3763516B2 (ja) * | 2001-03-30 | 2006-04-05 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 変換プログラム、コンパイラ、コンピュータ装置およびプログラム変換方法 |
| US6611211B2 (en) * | 2001-05-04 | 2003-08-26 | International Business Machines Corporation | Data mask coding |
| US20040054877A1 (en) * | 2001-10-29 | 2004-03-18 | Macy William W. | Method and apparatus for shuffling data |
| US7685212B2 (en) * | 2001-10-29 | 2010-03-23 | Intel Corporation | Fast full search motion estimation with SIMD merge instruction |
| US6877019B2 (en) * | 2002-01-08 | 2005-04-05 | 3Dsp Corporation | Barrel shifter |
| AU2003301920A1 (en) * | 2002-11-12 | 2004-06-03 | International Business Machines Corporation | Device and method for performing shift/rotate operations |
| US7282950B1 (en) | 2004-11-08 | 2007-10-16 | Tabula, Inc. | Configurable IC's with logic resources with offset connections |
| US7743085B2 (en) | 2004-11-08 | 2010-06-22 | Tabula, Inc. | Configurable IC with large carry chains |
| US7825684B2 (en) | 2005-03-15 | 2010-11-02 | Tabula, Inc. | Variable width management for a memory of a configurable IC |
| US7298169B2 (en) * | 2005-03-15 | 2007-11-20 | Tabula, Inc | Hybrid logic/interconnect circuit in a configurable IC |
| US7530033B2 (en) | 2005-03-15 | 2009-05-05 | Tabula, Inc. | Method and apparatus for decomposing functions in a configurable IC |
| US7694083B1 (en) * | 2006-03-08 | 2010-04-06 | Tabula, Inc. | System and method for providing a virtual memory architecture narrower and deeper than a physical memory architecture |
| US7797497B1 (en) | 2006-03-08 | 2010-09-14 | Tabula, Inc. | System and method for providing more logical memory ports than physical memory ports |
| GB2443439B (en) * | 2006-10-30 | 2009-06-03 | Imagination Tech Ltd | Digital electronic binary rotator and reverser |
| US7930666B1 (en) | 2006-12-12 | 2011-04-19 | Tabula, Inc. | System and method of providing a memory hierarchy |
| US8285766B2 (en) | 2007-05-23 | 2012-10-09 | The Trustees Of Princeton University | Microprocessor shifter circuits utilizing butterfly and inverse butterfly routing circuits, and control circuits therefor |
| WO2013071183A1 (en) | 2011-11-11 | 2013-05-16 | Tabula, Inc. | Content addressable memory in integrated circuit |
| US10564966B2 (en) | 2011-12-22 | 2020-02-18 | Intel Corporation | Packed data operation mask shift processors, methods, systems, and instructions |
| WO2013101232A1 (en) * | 2011-12-30 | 2013-07-04 | Intel Corporation | Packed rotate processors, methods, systems, and instructions |
| US20150186137A1 (en) * | 2013-12-27 | 2015-07-02 | Tal Uliel | Systems, apparatuses, and methods for vector bit test |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4194241A (en) * | 1977-07-08 | 1980-03-18 | Xerox Corporation | Bit manipulation circuitry in a microprocessor |
| US4569016A (en) * | 1983-06-30 | 1986-02-04 | International Business Machines Corporation | Mechanism for implementing one machine cycle executable mask and rotate instructions in a primitive instruction set computing system |
| US5673427A (en) * | 1994-03-01 | 1997-09-30 | Intel Corporation | Packing valid micro operations received from a parallel decoder into adjacent locations of an output queue |
| ZA9510127B (en) * | 1994-12-01 | 1996-06-06 | Intel Corp | Novel processor having shift operations |
| WO1996017293A1 (en) * | 1994-12-01 | 1996-06-06 | Intel Corporation | A microprocessor having a multiply operation |
| GB9509983D0 (en) * | 1995-05-17 | 1995-07-12 | Sgs Thomson Microelectronics | Replication of data |
| US5729482A (en) * | 1995-10-31 | 1998-03-17 | Lsi Logic Corporation | Microprocessor shifter using rotation and masking operations |
| US5621674A (en) * | 1996-02-15 | 1997-04-15 | Intel Corporation | Computer implemented method for compressing 24 bit pixels to 16 bit pixels |
| US5822231A (en) * | 1996-10-31 | 1998-10-13 | Samsung Electronics Co., Ltd. | Ternary based shifter that supports multiple data types for shift functions |
-
1998
- 1998-04-23 US US09/065,759 patent/US6098087A/en not_active Expired - Lifetime
-
1999
- 1999-03-19 DE DE69900980T patent/DE69900980T2/de not_active Expired - Lifetime
- 1999-03-19 JP JP2000545094A patent/JP2002512398A/ja active Pending
- 1999-03-19 KR KR1020007011753A patent/KR20010042931A/ko not_active Application Discontinuation
- 1999-03-19 EP EP99912661A patent/EP1073950B1/en not_active Expired - Lifetime
- 1999-03-19 WO PCT/US1999/005916 patent/WO1999054812A1/en not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003510682A (ja) * | 1999-09-20 | 2003-03-18 | インテル・コーポレーション | プレディケーションを用いたマスクに基づくパックされたデータからのデータ要素の選択的書き込み |
| JP4921665B2 (ja) * | 1999-09-20 | 2012-04-25 | インテル・コーポレーション | プレディケーションを用いたマスクに基づくパックされたデータからのデータ要素の選択的書き込み |
| JP2009512090A (ja) * | 2005-10-17 | 2009-03-19 | フリースケール セミコンダクター インコーポレイテッド | 埋め込み型マスキングを備える高速ローテータ及びその方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1073950A1 (en) | 2001-02-07 |
| WO1999054812A1 (en) | 1999-10-28 |
| US6098087A (en) | 2000-08-01 |
| KR20010042931A (ko) | 2001-05-25 |
| DE69900980T2 (de) | 2002-10-31 |
| EP1073950B1 (en) | 2002-03-06 |
| DE69900980D1 (de) | 2002-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002512398A (ja) | パックデータ上でシフト演算を実行するための方法および装置 | |
| US5379240A (en) | Shifter/rotator with preconditioned data | |
| JP6339164B2 (ja) | ベクトルフレンドリ命令フォーマット及びその実行 | |
| US7000099B2 (en) | Large table vectorized lookup by selecting entries of vectors resulting from permute operations on sub-tables | |
| US4785393A (en) | 32-Bit extended function arithmetic-logic unit on a single chip | |
| US7685408B2 (en) | Methods and apparatus for extracting bits of a source register based on a mask and right justifying the bits into a target register | |
| US5781457A (en) | Merge/mask, rotate/shift, and boolean operations from two instruction sets executed in a vectored mux on a dual-ALU | |
| US9292286B2 (en) | Shuffle pattern generating circuit, processor, shuffle pattern generating method, and instruction sequence | |
| EP0627681B1 (en) | Apparatus and method for processing data with a plurality of flag groups | |
| US20070124631A1 (en) | Bit field selection instruction | |
| JP2009512090A (ja) | 埋め込み型マスキングを備える高速ローテータ及びその方法 | |
| US20070106882A1 (en) | Byte-wise permutation facility configurable for implementing DSP data manipulation instructions | |
| KR0142334B1 (ko) | 확장된 비트 슬라이스 프로세서 산술논리 연산 유니트 | |
| WO2001006353A1 (en) | Conditional instruction execution in a computer | |
| EP0913764B1 (en) | Method and apparatus for shifting data | |
| JP4002151B2 (ja) | 情報処理装置 | |
| EP1634163B1 (en) | Result partitioning within simd data processing systems | |
| EP0932273B1 (en) | Executing permutations | |
| CN114968369A (zh) | 用于采取vliw处理器中的相同执行数据包中的常数扩展槽指定或扩展常数位数的方法 | |
| JP2002132497A (ja) | 単一命令多重データ処理 | |
| US20070106881A1 (en) | Bit-wise operation followed by byte-wise permutation for implementing DSP data manipulation instructions | |
| US5708800A (en) | High speed microprocessor for processing and transferring N-bits of M-bit data | |
| GB1593136A (en) | Data processing | |
| JP2503017B2 (ja) | バレルシフタ回路 | |
| JPH0876977A (ja) | 固定小数点演算装置 |