JPS63150728A - バレルシフト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ビット長の異なる２つのデータ相互間について小規模の
回路構成によりバレルシフト可能とするため、バレルシ
フタの前段と後段にそれぞれ２種のデータ相互間の桁合
せ回路を設けたバレルシフト回路である。ビット長の異
なるものとしては、例えば３２ビツトの固定小数点フォ
ーマノトデー夕と２４ビツトの整数フォーマットデータ
とがあり、これら相互間のビット長の差異を補償してバ
レルシフトを行うことができる。

〔産業上の利用分野〕

本発明は、ディジタル信号プロセッサ（ＤＳＰ）等に用
いられるバレルシフト回路に関するものであり、より特
定的には２種のビット長の異なるデータについて共用し
得るバレルシフト回路に関する。

〔従来の技術〕

ＤＳＰ等においては、データのシフトを高速に行うため
バレルシフタを用いている。バレルシフタは、ＤＳＰの
１サイクル内に任意のビット分バイナリデータをシフト
させるものである。バレルシフタは取扱うデータの語長
（ビット長）をｎとした場合、２人力のいずれか一方を
出力する「２−１セレクタ」が、各段がｎ個でｌ　ｏｇ
ｚｎ段積重段積図路構成となっている。バイナリデータ
のシフトはＤＳＰの命令を用いて１ビット毎複数回シフ
トさせて行うことが可能であるが、データの語長が多く
なりシフトするビット長も多くなるとシフト時間がか＼
る。従って、ＤＳＰの１サイクル内で任意のビットにつ
いてシフト可能なバレルシフタを用いることは、特にデ
ータ語長が大きいデータを取扱うＤＳＰに設けることは
データ処理スピードの点で有効である。

またデータをシフトする場合、符号を考慮しなければな
らない。例えば、単純な左シフト、すなわち算術（アリ
スマティック）左シフトをしてＭＳＢの符号を消失させ
たのでは問題となる場合があるからＤＳＰ自体でシフト
する場合、この符号の保存を図ったシフト動作を行なわ
なければならず、マイクロプロセッサ等に比し高速性を
図ると共に単純な性能化を図ったＤＳＰにとって負担と
なる。

バレルシフタを用いることによって、この問題も解決さ
れる。

例えば右に１ビツトシフトすることはデータを〃にする
こと、左に１ビツトシフトすることばデータを２倍にす
ることに相当するから、バレルシフタにおけるシフト動
作は２のべき乗で乗除算することにも相当している。

〔発明が解決しようとする問題点〕

ＤＳＰにおいては、マイクロコンピュータと同等の演算
精度が要求されてきており、従来の固定小数点フォーマ
ットデータのみならず、整数フォーマットデータをも取
扱うことが必要となってきている。例えば、３２ビツト
の固定小数点フォーマットデータを用いて演算した場合
、演算に伴う丸めにより精度が低下していく。この精度
低下を防止するため、高精度が要求されるものについて
は、例えば２４ビツトの整数フォーマットデータを倍精
度、すなわち４８ビツト語長で用いる。

これらの固定小数点フォーマットデータおよび整数フォ
ーマットデータについてもバレルシフト　゛を行う必要
がある。ところが上述の如く、固定小数点フォーマット
データは３２ビツトの語長を扱われることが多く、整数
フォーマットデータは２４ビツトの語長で扱われること
が多いので、これらについてバレルシフトを行うには、
３２ビツト用のバレルシフタと２４ビツト用のバレルシ
フタの両者が必要となる。

しかしながら、２種のバレルシフタを設けることは経済
的に高価になり、またはｙ２倍の回路スペースが必要に
なるという問題に遭遇している。

〔問題を解決するための手段、および、作用〕本発明は
、比較的簡単な回路構成で異なるビット長の２種のデー
タについてバレルシフトを可能とするバレルシフト回路
を提供することを目的とする。

本発明の上記目的は、第１図に原理ブロック図を示した
バレル、シフト回路により達成される。すなわち、バレ
ルシフタ１０の前段に前処理桁合せ回路２０、後段に後
処理桁合せ回路３０を設ける一方、Ｈｆｆｉのビット長
のデータについてバレルシフト可能なバレルシフタｌＯ
を共用する構成とする。

前処理桁合せ回路２０は第１の桁合せ信号ＴＹＰＯに応
じて、ｍビットのバイナリデータをｎビットのバイナリ
データ、又はこの逆について桁合せを行う。尚、この桁
合せは、入力されたｍビット又はｎビットのバイナリデ
ータをそのま＼出力することも含む。バレルシフタ１０
は前処理桁合せ回路２０からのバイナリデータをシフト
信号ＳＨＯ〜ＳＨＫに応じたバレルシフトを行う。後処
理桁合せ回路３０は、前処理桁合せ回路２０と同様に、
第２の桁合せ信号ＴＹＰ　１に応じてｍビットのデータ
とｎビットのデータ相互間の桁合せを行うか、又は桁合
せを行なわない。

また本発明のバレルシフト回路は、２種のデータの符号
位置を補正を行うため、符号拡張信号発生回路５０及び
バレルシフタ１０内に符号拡張回路が設けられる。

さらに本発明のバレルシフト回路は、シフトモード信号
ＳＡＬに基いて、算術シフト又は論理シフトを行った結
果を出力することができる。これはセレクタ回路４０お
よび後処理桁合せ回路３０が協働することにより行なわ
れる。

〔実施例〕

本発明の実施例のバレルシフト回路について添付図面を
参照して述べる。

本発明の実施例のバレルシフト回路で取扱う２種のデー
タとして、第２図（ａ）に図示の３２ビット固定小数点
フォーマットデータと第２図（ｂ）に図示の２４ビツト
整数フオーマツトデータを対象とする。３２ビット固定
小数点フォーマットデータは３１ビツト目（ＭＳＢ）が
符号ビットであり、３０ビツトと２９ビツト目に小数点
が位置し、最大±２を表現できる。一方、２４ビツト整
数フオーマツトデータは２３ビツト目（ＭＳＢ）が符号
ビットであり、０ビツト（ＬＳＢ）の右隣に小数点が位
置する。従って２４ビツト整数フオーマツトデータは±
（２”−１）の値を表現できる。

また、符号ビットを除いて、固定小数点フォーマットデ
ータはＭＳＢ側に左づめでデータが設定されるのに対し
、整数フォーマットデータはＬＳＢ側に右づめでデータ
が設定される。

第１図のバレルシフタ１０の一実施例を第３図に示す。

本実施例は上述の如く３２ビツト又は２４ビツトのデー
タについてバレルシフト可能な場合について述べている
が、第３図の回路は図面の複雑化を防止するため、８ビ
ツトのバレルシフタについて例示している。しかしなが
ら、その回路および動作は２４ビツト、３２ビツトの場
合も同様に適用される。

第３図のバレルシフタは、データ向き反転回路１１、バ
レルシフト部１２、および、データ向き反転回路１３に
より構成されている。データ向き反転回路１１は８個の
「２−１セレクタスイッチ回路」１１゜〜１１７で構成
されている。データ向き反転回路１３も同様に８個の「
２−１セレクタスイッチ回路Ｊ１３゜〜１３□で構成さ
れている。バレルシフト部１２はそれぞれの段が８個で
、３段に積上げられた２４個の「２−１セレクタスイッ
チ回路」１２−１゜〜１２−１７．１１２゜〜１２−１
７ｆ、１２−３゜〜１２−３７で構成されている。

上述の如く、横方向に８個のセレクタスイッチ回路を設
けたのは、８ビツトのデータをバレルシフトするためで
ある。従って３２ビツトのデータをバレルシフトするに
は３２個のセレクタスイッチ回路を横方向に配列する。

またバレルシフト部工２は最大８ビツトシフトするため
３、すなわちＪｏｇｚ８＝３、段である。３２ビツトシ
フトのためにはＪＯｇｚ３２　＝　５段積上げて構成す
る。

第３図の「２−１セレクタスイッチ回路」はそれぞれ２
つのビット信号を入力し、制御信号、例えば第１の方向
信号ＤＩＲＯが“０”の場合は０側の入力を出力し、“
１”の場合は１例の入力を出力する。

先ずデータ向き反転回路１１の動作を説明する。

各セレクタスイッチ回路には相補的な２つの入力信号が
印加されている。すなわち、第１のセレクタスイッチ回
路１１゜には０ビツト目のデータが０側入力、７ビツト
目のデータが１側入力、以下同様に、第２のセレクタス
イッチ回路１１．には１ビツト目データと６ビツト目デ
ータ、・・・、第８のセレクタスイッチ回路ｆｌｙには
７ビツト目データとＯビット目データが入力されている
。従って第１の方向信号５ＤＩＲＯが“０”の場合は、
データ向き反転回路１１からは入力されたビット構成×
７〜ＸＯのま＼、セレクタスイッチ回路１１．〜１１゜
から出力される。一方第１の方向信号ＤＩＲＯが“１”
の場合は、セレクタスイッチ回路１ｂ〜１１６から入力
されたビット構成とは逆の構成ＸＯ〜Ｘ７のデータが出
力される。

バレルシフト部１２それ自体は右シフトのみ行うが、デ
ータ向き反転回路１１で逆のビット構成としておくこと
により、実質的に左シフトを行うこともできる。データ
向き反転回路１３の回路構成および動作もデータ向き反
転回路１１のそれらと同様である。従って、右シフトさ
れたデータを左シフト又はその逆のシフト結果として出
力することができる。

次にバレルシフト部１２の動作について述べる。

第３図の回路は８ビツト入カデータに対し最大８ピント
をシフトするので、シフト信号として、“１”の場合そ
れぞれ、１，２．４ビツトシフトを行なわせるＳＨＯ、
ＳＨＩ　、　ＳＯ２がセレクタスイッチ回路のセレクタ
信号として印加される。

５Ｈ２＝１の場合、データ向き反転回路１１のセレクタ
スィッチ回路１１７Φ出力信号は、セレクタスイッチ回
路１２１３から出力される。一方５Ｈ２＝０の場合、セ
レクタスイッチ回路１１？の出力信号はセレクタスイッ
チ回路１２１ｙから出力される。これにより、５Ｈ２＝
Ｏの場合はシフトされず、５ｌ（２＝１の場合は４ビツ
ト右にシフトされることが判る。ＳＨＩについても同様
に、５）１２＝Ｏの場合はシフトされず、５Ｈ２＝１の
場合はセレクタスイッチ回路１２−１．の出力信号がセ
レクタスイッチ回路１２−２．から出力されるように２
ビツト右にシフトされる。ＳＨＯの場合も同様にシフト
されないか、右に１ビツトシフトされる。以上により、
ＳＨＯ〜ＳＨ２の組合せにより０〜８ビツトの範囲でバ
レルシフトを行うことができる。

上記右シフトはデータ向き反転回路１３に第２の方向信
号５ＤＩＲ１＝　１を印加することにより、結果的に左
シフトとすることができる。

第１図の前処理桁合せ回路２０の一実施例の回路を第４
図に示す。第３図の桁合せ回路は３２ビツトと２４ビッ
ト相互間の桁合せを可能とするものであり、３２個の「
２−１セレクタスイッチ回路」２１０〜２１３Ｉが図示
の如く接続されて成る。セレクタスイッチ回路２１３．
には３２ビツトデータの３１ビツト目、すなわち符号、
および２４ビツトデータの２３ビツト目、すなわち符号
、セレクタスイッチ回路２１．。には３０ビツト目と２
２ビツト目がそれぞれ接続されている。セレクタスイッ
チ回路２１ｔ〜２１゜の０入力端には３２ビツトデータ
の７〜０ビフトがそれぞれ人力される。しかしながら、
２４ビツトデータはこれに対応するビットが存在しない
ので接地され、データ“０１が入力される。第１の桁合
せ信号ＴＹＰ　Ｏが０”の場合３２ビツトデータがその
ま＼セレクタスイッチ回路２１，１〜２ｉｏから出力さ
れ、ＴＹＰＯ＝１の場合、２４ビツトデータが左づめさ
れ、但しビット７〜０は値が“０”、恰も３２ビツトの
データとして出力される。

第１図の後処理桁合せ回路３０の一実施例を第５図に示
す。第５図の回路は第４図の回路と対称をなすものであ
り、第２の桁合せ信号ＴＹＰ　１　＝　０の場合、バレ
ルシフタ１０からの３２ビツトのデータＤ３１〜ＤＯを
そのま＼出力し、ＴＹＰ　１　＝　１の場合、バレルシ
フタ１０からの２４ビツトのデータＥ３１〜Ｅ８を右づ
めで出力する。

従って、第４図と第５図の桁合せ回路を組合せて動作さ
せることにより、３２ビツトデータ、２４ビワトデータ
のいずれについてもバレルシフトを行うことができる。

第１図を参照すると、「２−１セレクタスイツチＪ４０
には前処理桁合せ回路２０のＭＳＢ、すなわち符号ビッ
トとバレルシフタ１０のＭＳＢが人力されている。セレ
クタスイッチ回路４０にシフトモード信号５ＡＬ＝Ｏを
印加すると前処理桁合せ回路２０のＭＳＢが後処理桁合
せ回路３０のＭＳＢに印加されるので、符号を保存した
「算術シフト」が行える。一方、５ＡＬ＝１の場合、符
号を考慮しない「論理シフト」が行える。

第６図は第１図の符号拡張信号発生回路５０の実施例を
示す。ＡＮＤゲート５１に前処理桁合せ回路２０のＭＳ
Ｂ、第１の方向信号ＳＤ［ＲＯを反転した信号およびシ
フトモード信号ＳＡＬを反転した信号が印加されている
。従って、ＭＳＢ＝１．５ＤＩＲＯ＝０．５ＡＬ＝０の
場合、すなわち、入力データＳＩＮが負の符号を有し、
データ向き反転を行なわず、算術シフトの場合、拡張符
号信号５ＥＸＢ　＝１となる。この拡張符号信号５ＥＸ
Ｂは第３図のバレルシフト部１２に印加される。すなわ
ち５ＥＸＢは、セレクタスイッチ回路１２−Ｌ〜１２−
１　、．１２−２、〜１２−２．，１２−３．　、すな
わち、バレルシフト部でシフトされた場合データがなく
なる部分に印加されている。これによってシフトされた
データについても符号を拡張できる。

以上の動作は、ＤＳＰの１サイクル内に行なわれる。

〔発明の効果〕

以上に述べたように本発明によれば、ビ・ノド長の異な
る２種のデータのいずれについても、バレルシフタを共
用し簡単な回路構成でバレルシフトを行うことができる
。

また本発明のバレルシフト回路は、バレルシフタ、前処
理および後処理桁合回路について、「２−１セレクタス
イッチ回路」を基本回路として構成し得るので、ＬＳＩ
化等に適し、また回路構成が容易である。

【図面の簡単な説明】

第１図は本発明のバレルシフト回路の原理ブロック図、 第２図（ａ）（ｂ）は本発明のバレルシフト回路で取扱
うデータフォーマットの例を示す図、第３図は本発明の
実施例のバレルシフタの回路図、 第４図および第５図は本発明の実施例の前処理および後
処理桁合せ回路を示す回路図、第６図は本発明の実施例
の符号拡張信号発生回路を示す図、である。 （符号の説明） １０・・・バレルシフタ、 １１　、１３・・・データ向き反転回路、１２・・・バ
レルシフト部、 ２０・・・前処理桁合せ回路、 ３０・・・後処理桁合せ回路、 ４０・・・セレクタ回路、 ５０・・・符号拡張信号発生回路。

Claims (1)

1. 【特許請求の範囲】 １、第１の桁合せ信号（ＴＹＰ０）に応答し、ｍビット
   のバイナリデータとｎビットのバイナリデータ相互間の
   桁合せを行うか又は桁合せを行わない前処理桁合せ回路
   （２０）、 該前処理桁合せ回路からのバイナリデータをシフト信号
   （ＳＨＯ〜ＳＨＫ）に応答してシフトを行うバレルシフ
   タ（１０）、 該バレルシフタからのバイナリデータを第２の桁合せ信
   号（ＴＹＰ１）に応答してｍビットのバイナリデータと
   ｎビットのバイナリデータ相互間の桁合せを行うか又は
   桁合せを行わない後処理桁合せ回路（３０）、 を具備し、ビット長の異なる２種のバイナリデータ相互
   についてバレルシフトを可能とした、バレルシフト回路
   。 ２、２種のバイナリデータの符号位置の差異を補正する
   符号拡張手段（５０、１２）をさらに具備する、特許請
   求の範囲第１項に記載のバレルシフト回路。 ３、シフトモード信号（ＳＡＬ）に応答して、算術シフ
   ト又は論理シフトのいずれかを行う手段（４０、３０）
   を具備する、特許請求の範囲第１項又は第２項に記載の
   バレルシフト回路。 ４、前記前処理桁合せ回路、前記バレルシフタおよび前
   記後処理桁合せ回路が、２つの入力信号のいずれか一方
   を選択的に出力するセレクタスイッチ回路を複数個有し
   て構成される、特許請求の範囲第３項に記載のバレルシ
   フト回路。