JPS6115232A - 乗算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は乗算回路に関するもので、特に電子Ｒ１算機の
演算装置に使用されるものである。

（発明の技術的背景） 乗算回路としては乗数の１桁ごとの部分積を求めシフト
しながら加算する形式のものが広く用いられている。

第２図はこのような乗算回路の一例を示（構成図であっ
て、ｎビットの正の２進数の乗算を行うものである。こ
の回路は乗数を設定層るｎビットのレジスタ１、被乗数
を設定するｎビットのレジスタ２、部分積が設定される
それぞれｎビットのレジスタ３および４、レジスタ１の
内容の最下位ビットにしたがってレジスタ２の内容また
はｎビットの゛Ｏ′°データを選択する選択回路５、こ
の選択回路の出力とレジスタ３の内容とを加算する加算
器６、シフト回路７，８．９より成っている。

この回路の動作は次の通りである。まずレジスタ１に乗
数、レジスタ２に被乗数、レジスタ３および４にオール
゛Ｏ″のデータを設定する。乗数レジスタ１から最下位
ビットのデータが１ピッ１−の線路Ｌ１２を介して選択
回路５に供給されると、選択回路５では乗数レジスタ１
から供給されたデータが°１′°であるとぎはｎビット
の線路し１を介して供給されるレジスタ２の内容を、”
　ｏ　”であるとぎはオール″“Ｏ°′のデータをそれ
ぞれｎビットの線路Ｌ２に出力する。すなわち、乗数１
ビットと被乗数ｎビットの乗算が行われたことになる。

次に加算器６では線路［−２を介して供給される選択器
５の出力とｎビットの線路Ｌ３を介して供給されるレジ
スタ３の内容とが加算され、結果がｎビットの線路１−
４を介してシフト回路７に供給される。この加算におい
ては桁上りが！ｔすることがあるので加算器６からは１
ビットの線路［８に桁上り出力が出力され、シフト回路
７に供給される。シフト回路７は桁上り出力をシフトイ
ンデータとして加算器６の出力を１ビット右ヘシノトさ
せ、その結果はｎビットの線路Ｌ　５を介してレジスタ
３に入力される。シフト回路７においてシフトアウトさ
れた最下位データは１ヒツトの線路Ｌ９を介してシフト
回路８に入力され、シフ１〜回路８はシフト回路７のシ
フトアウトデータをシフトインデータとしてレジスタ４
からｎビットの線路Ｌ６を介して供給されたレジスタ４
の内容を１ビットシフトさせ、ｎビットの線路Ｌ７に出
力−４るので、レジスタ４の内容は線路Ｌ　７の内容に
誼き換わる。また、レジスタ１の内容＜ｔ　ｎビットの
線路Ｌ１０を介してシフト回路９に入力され、シフト回
路９は１ピツ１〜右ヘシフトしｎビットの線路Ｌ１１を
介してレジスタ１に再設定される。

次のステップではレジスタ１の最下位ビットｔま乗数の
２桁目になっており、選択器５で乗算が行われ、その結
果とレジスタ３に格納されている乗数の１桁目に対する
部分積である２桁目からｎ＋１桁目までの数値とが加算
器６において加算され、シフト回路７およびシフト回路
８によりシフｌ−が行われてレジスタ３および４の内容
が更新される。

以上のような加算とシフトがｎ回くり返され、最終的に
乗算結果中の１〜ｎ桁がレジスタ４に、（ｎ＋１）〜２
ｎ桁がレジスタ３にそれぞれ設定され、答が求まること
になる。

〔背景技術の問題点〕

しかしながら、このような乗算装置は乗数および被乗数
ともｎビットのデータを前提としており、被乗数がｎビ
ットを超えた場合には動作が遅くなるという問題がある
。例えば被乗数が２ｎビットである場合を考えると、部
分積を求めるための加算はｎビットの加算器で２ｎビッ
トの長さにわたって行われるため加算は下位ｎビットと
上位ｎビットにわけて行われることになるが、シフト回
路７におけるシフトインデータは上位ｎピッｉ・の最下
位ビットについての加算結果が求まらない限り定まらな
い。したがって２ｎピツ１〜にわたる加舜の終了後に２
ｎビットにわたるシフトを行わな【プればならなず、加
算とシフトが同時に行われるｎビット数どうしの乗算の
場合と比へ約４倍のステップ数となり演牌速度が著しく
低下するという問題がある。

〔発明の目的〕

本発明はこのような事情に鑑みてなされたもので、被乗
数が２ｎビットまでのデータに対し簡単な溝成で、８速
演算を行うことかで・きる乗算回路を提供することを目
的とする。

（発明の１ｍｌ要） 上記目的達成のため、本発明においては、２ｎビットの
被乗数とｎビットの乗数のうちの最下位ビットとを前記
被乗数のｎビットごとに乗算して部分積を求め、この部
分積をシフト回路により１ピッ１−ずつシフトさせて保
持し、前記乗数を１ビットずつシフトさせて得られた新
たな部分積と加算器により加算し、３ｎビット長の乗算
結果を得るようにしてなる乗算装置において、被乗数の
下位ｎビットの乗算における桁上げデータを保持する第
１の記憶手段と、先に行われた被乗数の上位ｎビットの
乗算における前記加算器出力の最下位ビットデータを保
持する第２の記憶手段と、被乗数の（ｎ＋１）ビット目
と乗数の最下位ビットとを乗算する部分乗算手段と、前
記第１の記憶手段の出力、前記第２の記憶手段の出力、
前記部分乗算手段の出力とを加算する部分加算手段とを
備え、被乗数の下位ｎビットの乗算においては前記部分
加算手段の出力を部分積のシフトを行わせるシフトイン
データとし、被乗数の上位ｎビットの乗算においては前
記第１の記憶手段の出力を前記加算器における加算デー
タとしたことを特徴としており、２ｎビットにわたる加
算を行うことなく、加算に並行してシフトが行えるため
高速乗算を行うことができるものである。

〔発明の実施例〕

以下、図面を参照しながら本発明の一実施例を詳細に説
明する。

第１図は本発明にかかる乗算回路の一実施例を示す構成
図であって、２ｎビットの正の被乗数とｎビットの正の
乗数とを乗算し３０ビットの乗算結果を得るものである
。なお、第１図において、第２図と同様の要素には同じ
番号または記号を付しである。　これによれば、乗数を
設定するレジスタ１の内容はｎビットの線路ＬＩＯを介
してシフト回路９に入力され、このシフト回路９では１
ビット右へシフトがなされ、その出力はｎビットの線路
Ｌ１１を介して再びレジスタ１に入力され、レジスタ１
の内容を更新する。レジスタ１の最下位ビットデータは
１ビットの線路Ｌ１２に出力される。レジスタ２は被乗
数のうちの上位ｎビットを設定するｎビットのレジスタ
、レジスタ１２は被乗数のうちの下位ｎビットを設定す
るｎビットのレジスタであって、これらの内容はそれぞ
れｎビットの線路Ｌ２１．Ｌ２２を介して選択回路１１
に入力され、上位ビットあるいは下位ビットのいずれか
が選択され、ｎビットの線路Ｌ１を介して選択回路５に
入力されている。レジスタ２１はレジスタ２に格納され
た上位被乗数のうちの最下位のデータすなわち（ｎ＋１
＞ビット目のデータを設定するレジスタであり、１ビッ
トの線路Ｌ３１を介して選択回路１５に入力される。こ
れらの選択回路５および１５は入力されたデータとオー
ル゛０″データをレジスタ１から線路Ｌ１２により入力
されたデータの状態に従って選択する。

すなわち、選択回路５においては線路Ｌ１２のデータが
１″のときは線路Ｌ１の内容を線路Ｌ２に出力し、線路
Ｌ１２のデータが′Ｏ”のときはオール゛Ｏ″のデータ
をｎビットの線路し２に出力し、選択回路１５において
は同様に線路Ｌ３１のデータあるいは０″のデータを選
択して線路Ｌ３２に出力する。レジスタ３、レジスタ１
３、レジスタ４はいずれも部分積を格納するｎビットの
レジスタであり、それぞれ、上位、中位、下位の演算結
果を保持する。レジスタ３の内容はｎビットの線路［２
３により、レジスタ１３の内容はｎビットの線路Ｌ２４
により（れぞれ選択回路１４に入力されており、被乗数
の上位、下位の切替に対応してレジスタ３またはレジス
タ１３のデータが選択され、ｎビットの線路Ｌ３に出力
される。線路Ｌ２およびＬ３は共に加算器６に入力され
ており、その加算結果はｎビットの線路Ｌ４を介して出
力されシフト回路７に入力されている。

このシフト回路７でシフトされた加算結果はｎビットの
線路Ｌ５を介してｎビットのレジスタ３およびレジスタ
１３に被乗数が上位であるか下位であるかに従って格納
される。レジスタ３の内容はｎビットの線路Ｌ２３によ
り引ぎ出され、選択回路１４に入力されており、同様に
レジスタ２３の内容は線路Ｌ２４を介して選択回路１４
に入力されている。また加算器６からは桁上げデータが
出力され、１ビットの線路Ｌ３６を介して加算器１６、
選択回路２４、レジスタ２３にそれぞれ入ツノされてお
り、さらに最下位ビットデータが出力され、１ビットの
線路Ｌ３３を介してレジスタ２２に入力されている。こ
のレジスタ２２の出力は１ビットの線路１−３４を介し
て加算器１６に入力され、この加算器１６ではレジスタ
２２の出力、線路し３２により供給される選択回路１５
の出力データ並びに線路Ｌ３６により供給される桁上げ
データが加算され、その加算結果は線路Ｌ３５を介して
選択回路２４に入力される。この選択回路２４の出力は
１ビットの線路Ｌ８を介してシフト回路７にシフトイン
データとして入力されて加算器６の出力を１ビット右ヘ
シフトさせ、このシフト回路７においてシフトアウトさ
れるデータは１ビットの線路Ｌ９を介してシフト回路８
にシフミルインデータとして入力される。このシフト回
路８はレジスタ４からｎビットの線路Ｌ６を介して引き
出されたデータ内容をシフトインデータにより１ビット
右ヘシフトさせ、このシフト結果はｎビットの線路Ｌ７
によってレジスタ４に入力され、レジスタ４の内容は更
新される。レジスタ２３に格納されたデータ昏４１ビッ
トの線路Ｌ３７を介して選択回路２５に入力され、この
選択回路２５ではレジスタ２３のデータと°０″のいず
れかが選択され１ビットの線路Ｌ３８を介して加算器６
の加算入力となっている。

このような乗算回路の動作を次に説明する。

レジスタ１にｎビットの乗数、レジスタ２に２ｎビット
の被乗数の上位ｎビット、レジスタ１２に被乗数の１位
ｎビット、レジスタ３．１３，４゜２２．２３にそれぞ
れ“Ｏ゛′をセットしておくものとする。

下位ｎビットの被乗数乗算を行う場合、選択回路１１お
よび１４はそれぞれレジスタ１２およσレジスタ１３を
選択し、乗数の１ビット目についての乗算を選択器５に
より行い線路Ｌ２により加算器６に供給されるが、この
乗筒装賀においてはレジスタ２１に格納された（ｎ＋１
）ビット目の被乗数と乗数の１ビット目の乗算が同時に
（うわれ、加算器１６に入力される。この加算器１６に
おいては上位ｎビットの乗算におれる１　＋Ｊイクル前
の最下位ビットを保持づるレジスタ２２（最初の内容は
’ｏ”＞の出力および加算器６の桁上げ信号が加算され
、その加算結果がシフト回路７のシフトインデータとな
って加算器６の加算結果をシフトさせ、シフト結果はレ
ジスタ１３に送られて格納される。シフト回路７でシフ
トアウトされた最下位ビットのデータはシフト回路のシ
フトインデータとなってレジスタ４の内容は更新される
。また、加算器６より線路Ｌ３６に出力された桁上げデ
ータはレジスタ２３に格納されるが、下位ｎビットの被
乗数の乗算の際には選択回路２５によりＩＩ　ＯＩＩが
選択され加算器６での加算は行われない。

次に上位ｎビットの被乗数乗算を行う場合、選択回路１
１および１４はそれぞれレジスタ２およびレジスタ３を
選択するように切替えられる。レジスタ１からは乗数の
１ビット目が引きつづき供給され、選択回路５で乗算が
行われ結果が加算器６に入力される。この加算器６には
レジスタ３の内容と、選択回路２５により選択されたレ
ジスタ２３の内容、すなわち下位ｎビット被乗数の乗算
の際に得られた桁上げデータも入力され加算される。加
算器６における加算により発生した桁上げデータは線路
Ｌ３６に出力され、選択回路２４がし３Ｇ側を選択する
ことによりシフト回路７におけるシフミルインデータと
して入力される。ジノ１〜された加算結果は線路Ｌ５を
介してレジスタ３に入力される。なお、この上位ｎビッ
ト被乗数の乗算のときにはシフト回路８は作動し４丁い
ようになっている。また、加算器６による加算の結果１
ｑられた最下位ビットはレジスタ２２に格納される。

さらに加算器１６において加算動作は行われるが、選択
回路２４が加算器１６側を選択しないためシフト動作等
には影響を及ぼさない。

以上で乗数の１ビット目についての乗算が終了するので
、シフト回路によりレジスタ１内の乗数データを１ビッ
ト右へずらし、乗数の２ビット目が線路［１２に供給さ
れる。

この状態で上述のような動作が行われる。すなわら、被
乗数の下位ｎピット乗界にあっては桁上げデータ、選択
回路１５により得られた（ｎ＋１）ビット目の被乗数と
２ビット目の乗数の積、レジスタ２２に保持された上位
ｎビットに被乗数と乗数１ビットの演算における加算器
出力の最下位ビットすなわち（ｎ＋１）ピッ１〜目のデ
ータとが加算器１６により加算され、その結果がシフト
回路７におけるシフトインデータとして用いられる。

また上位ｎピッ１〜の被乗数の乗算にあってはレジスタ
２３に格納された下位ｎビットについての乗算におりる
桁上げデータが加算対象となる。

以上のような動作を乗数のｎビット目までくり返し行う
ことにより、レジスタ３，１３．４から３ｎビットの乗
算結果を得ることができる。

以上の実施例において乗数データを引き出すためにシフ
ト回路とレジスタの組合せを用いているが、これに限ら
れることなくシフトレジスタを使用してもよい。また、
シフト回路、レジスタ、選択回路、加幹器等は公知のあ
らゆる形式の回路を使用することができる。ざらに、実
施例では乗数１　詔（ｎビット）被乗数２詔（２ｎビッ
ト）としているが、被乗数レジスタ、部分積レジスタ、
加算器、シフト回路にビット幅を増加させればより長い
語長を右づる被乗数を扱うことができる。

また、本発明の乗算装置を用いて乗数のビット艮を増加
させるには、次のような方法が可能である。すなわち演
算可能な乗数ビット数についての演算を行いその結果を
別の場涌へ移送し、残りの乗数についての演算を行って
その結果と別の場所へ移送した結果とを加え合わせるよ
うに（ればよい。

なお、実施例においては２つの加算器を用いているが、
（ｎ＋１＞ビットの加算器を用い、最上位ビットについ
ての入力および出力を他のビットとは別に行うようにし
てもよい。

（発明の効果） 以上のように、本発明によれば、２０ビットの被乗数と
ｎビットの乗数とを乗算する乗算装置において、被乗数
の下位ｎビットの乗算における桁上げデータを保持する
第１の記憶手段と、先に行われた被乗数の上位ｎビット
の乗算にお（プる前記加算器出力の最下位ビットデータ
を保持する第２の記憶手段と、被乗数の（ｎ＋１）ビッ
ト目と乗数の最下位ビットとを乗算する部分乗算手段と
、前記第１の記憶手段の出力、前記第２の記憶１段の出
力、前記部分乗算手段の出力とを加算する部分加算手段
とを備え、被乗数の下位ｎビットの乗算においては前記
部分加算手段の出力を部分積のシフトを行わせるシフト
インデータとし、被乗数の上位ｎビットの乗算において
は前記第１の記憶手段の出力を＋’＋ｉＪ記加算器にお
番プる加算データとしているので加算とシフトを同時に
行うことができ簡単な構成にもかかわらず演尊速度を向
上させることができる。

【図面の簡単な説明】

第１図は本発明にかかる２０ビット×ｎビットの乗算装
置の一実施例を示す構成図、第２図は従来のｎビット×
ｎビットの乗算装置の一例を示す構成図である。 １．２，３，４，１２，１３，２２．２３・・・レジス
タ、５，１４，１５，２４．２５・・・選択回路、６．
１６・・・加算器、７，８．９・・・シフ１〜回路。

Claims (1)

1. 【特許請求の範囲】 ２ｎビットの被乗数とｎビットの乗数のうちの最下位ビ
   ットとを前記被乗数のｎビットごとに乗算して部分積を
   求め、この部分積をシフト回路により１ビットずつシフ
   トさせて保持し、前記乗数を１ビットずつシフトさせて
   得られた新たな部分積と加算器により加算し、３ｎビッ
   ト長の乗算結果を得るようにしてなる乗算装置において
   、被乗数の下位ｎビットの乗算における桁上げデータを
   保持する第１の記憶手段と、 先に行われた被乗数の下位ｎビットの乗算における前記
   加算器出力の最下位ビットデータを保持する第２の記憶
   手段と、 被乗数の（ｎ＋１）ビット目と乗数の最下位ビットとを
   乗算する部分乗算手段と、 前記第１の記憶手段の出力、前記第２の記憶手段の出力
   、前記部分乗算手段の出力とを加算する部分加算手段と
   を備え、 被乗数の下位ｎビットの乗算においては前記部分加算手
   段の出力を部分積のシフトを行わせるシフトインデータ
   とし、 被乗数の上位ｎビットの乗算においては前記第１の記憶
   手段の出力を前記加算器における加算データとしたこと
   を特徴とする乗算装置。