RU1833864C - Устройство дл суммировани чисел в дополнителььном коде с плавающей зап той - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении арифметических устройств вычислительных машин с плавающей зап той. Целью изобретени   вл етс  повышение быстродействи . Устройство содержит регистры 1, 2 первого и второго слагаемых, блок 3 сравнени  экспонент, блок 4 сдвига, блок 5 сложени , блок 6 коммутаторов, блок 7 селекции и передачи. 2 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано при построении арифметических устройств вычислительных машин с плавающей зап той.

Цель изобретени -повышение быстродействи .

Существенным отличием предложенного устройства  вл етс  использование в блоке сложени  (К + 2) 2К-разр дных сумматора (где К п + 1, п - разр дность мантисс слагаемых) на которых происходит подготовка (К + 2) 2К-разр дных сумм мантисс Si,

SaSK + 2. Причем сдвиг мантисс чисел А

и В на сумматорах относительно друг друга происходит на два разр да, т.к. в блоке сдвига осуществл етс  предварительный сдвиг на один разр д мантисс первого и второго слагаемых в сторону младших разр дов при значении младшего разр да модул , равном логической единице (в случае логического нул  сдвиг мантисс не происходит ).

В блоке коммутаторов под управлением старших разр дов модул  и знака выдел етс  единственный правильный результат суммировани .

Следовательно, в предложенном устройстве совмещаютс  во времени процессы формировани  старших разр дов модул  (дл  сдвига мантисс) и сложени  мантисс, т.е. совмещаютс  во времени операции, выполн емые в прототипе последовательно, что приводит к повышению быстродействи . Кроме того, блок сдвига в за вл емом устройстве функционирует в среднем в п/2 раз быстрее, чем блок сдвига прототипа.

На фиг. 1 представлено устройство дл  суммировани  чисел в дополнительном коде с плавающей зап той, которое содержит регистры 1 и 2 первых и вторых слагаемых соответственно, блок сравнени  экспонент 3, блок сдвига 4, блок сложени  5, блок коммутаторов 6, блок селекции и передачи 7.

Выходы разр дов экспонент регистров 1 и 2 соединены с первым и вторым входами блока 3, выход которого соединен с входом управлени  сдвигом блока 4, выход которого соединен с входом блока 5, выход блока

сл

с

оо

со

GO СО

О

7 соединен с выходом устройства и с первыми входами регистров 1 и 2, вторые входы которых соединены с входами слагаемых устройства, первый и второй информационные входы блока 4 соединены с выходами разр дов мантисс регистров 1 и 2, выходы разр дов модул  и знака блока 3 соединены с управл ющими входами блока 6, информационные входы которого соединены с выходами блока 5, выход блока 6 соединен с информационным входом блока 7, управл ющий аход которого соединен с выходом блока 3.

Устройство работает следующим образом ..t

Поступающие на входы регистров 1 и 2 слагаемые А 2х и В 2У запоминаютс  на врем , необходимое дл  выполнени  операции их алгебраического сложени  в дополнительном коде. Экспоненты X и Y с выходов регистров поступают на входы блока 3, где они сравниваютс  (вычисл етс  в дополнительном коде т.н. выравнивающа  разность X - Y); больша  по модул  экспонента сохран етс . Знак и модуль выравнивающей разности также сохран ютс  и далее используютс  в качестве критери  выбора , из предварительно заготовленных сумм коэффициентов А и В соответствующей суммы.

Коэффициенты А и В с выходов регистров 1 и 2 поступают соответственно на первый и второй информационные входы блока 4, а не его вход управлени  поступают пр мое и инверсное значени  младшего разр да модул  выравнивающей разности. Блок 4 включает узел сдвига мантиссы А и узел сдвига мантиссы В. Функциональна  схема узла сдвига мантиссы А показана на фиг. 2. Узел сдвига мантиссы А состоит из п н- 1 элементов 2 -2И -2ИЛИ. На первые входы каждого первого элемента И всех элементов 2 - 2И - 2ИЛИ поступает инверсное значение младшего разр да модул  выравнивающей разности rhpi. На первые входы каждого второго элемента И всех элементов 2 - 2И - 2ИЛИ поступает пр мое значение младшего разр да модул  выравнивающей разности mpi. На вторые входы каждого первого элемента И элементов 2 - 2И - 2ИЛИ с номерами 1 - п поступают соответственно разр ды с первого по n-й мантиссы А : пд1, .... тдп; на второй вход первого элемента И элемента 2 - 2И - 2ИЛИ с номером п + 1 поступает логический 0. На вторые входы каждого второго элемента И элементов 2 - 2И - 2ИЛИ с номерами 2 - п + 1 поступают соответственно разр дц мантиссы А; ПЛАТтдп. На второй вход второго

элемента И элемента 2 - 2И - 2ИЛИ с номером 1 поступает логический О,

Аналогично углу сдвига мантиссы А устроен узел сдвига мантиссы В. Узел сдвига мантиссы А функционирует

следующим образом.

При значении младшего разр да модул  выравнивающей разности, равном логическому нулю (в этом случае значение mpi

0

равно логическому нулю, a mpi - логической

единице) к выходам элементов 2 - 2И- 2ИЛИ подключаютс  выходы первых элементов И всех элементов 2 - 2И - 2ИЛИ и сдвига мантиссы А в сторону младших раз5 р дов не происходит. При значении младшего разр да модул  выравнивающей разности, равном логической единице (в этом случае значение mpi равно логической единице, a-rripi - логическому 0) к выходам

0 элементов 2 - 2И - 2ИЛИ подключаютс  выходы вторых элементов И всех элементов 2 - 2И - 2ИЛИ и происходит сдвиг мантиссы А на один разр д в сторону младших разр дов . На выходах элементов 2 - 2И - 2ИЛИ

5 формируютс  разр ды mci, ..., плсп+1, где mci - первый разр д, тсп+1 - (п + 1)-й разр д мантиссы С, котора  поступает на выход блока 4,

Аналогично узлу сдвига мантиссы А

0 функционирует узел сдвига мантиссы В. На его выходах формируетс  мантисса D разр дностью п ч- 1, поступающа  на выход блока 4.

Мантиссы С и D поступают на вход бло5 ка 5, На чертеже 3 показана функциональна  схема блока 5, где

то1 1-й разр д мантиссы D; mon+1 - (п + 1)-й разр д мантиссы D; msi/1 - 1-й разр д мантиссы S первой

0 заготавливаемой суммы;

ms2n+2/l - (2п + 2)-й разр д мантиссы S первой заготавливаемой суммы;

msi/K+2 - 1-й разр д мантиссы S (К + 2)-й заготавливаемой суммы;

5 . mSn2/K+2 - (2п + 2)-й разр д мантиссы S (К + 2)-й заготавливаемой суммы.

Блок 5 работает следующим образом. На сумматорах 1 - К/2 + 1 (где К п + 1) происходит заготовка (К/2 + 1) 2К-разр д0 ных сумм Si, 82,..., 8к/2 + 1 при условии, что мантисса D остаетс  неподвижной, а мантисса С последовательно сдвигаетс  на два разр да: 0, 2, 4,.... К разр дов.

5 На сумматорах К/2 + 2 - К + 2 происходит заготовка (К/2 + 1) 2К-разр дных сумм 5к/2 + 2, 5к/2 + з, ..., SK + 2 при условии, что мантисса С остаетс  неподвижной, а мантисса D последовательно сдвигаетс  на два разр да: 0, 2. 4К разр дов.

. На выход блока 5 одновременно поступают 2К-разр дные суммы: Si, 82. 5з, .... .

Таким образом, блок 5 заготавливает суммы мантисс С и D в количестве К + 2, где К-п + 1.

Пр мое и инверсное значени  знака выравнивающей разности и старшие разр ды (без младшего) модул  выравнивающей разности поступают на управл ющие входы блока 6. (К + 2) предварительные суммы поступают на информационные входы блоха 6.

Блок 6 включает 2К отдельных, идентичных по структуре, коммутаторов типа муль- типлексор. В общем случае каждый нестробируемый коммутатор имеет 2F н- L входов (F пр мых и F обратных входных переменных, с помощью которых Формируетс  адрес входного канала, и 1 2 канальных входов при полной дешифрации входных переменных) и один выход (выход- ной канал), на котором по вл етс  сигнал с выбранного входного канала. Структура данного коммутатора может быть реализована на элементе: (F + 1)И - ШЛИ.

Дл  стробировани  коммутатора необходимо в каждую схему И добавить еще по одному входу,

В блоке 6 происходит выбор нужной предварительной суммы следующим обра- зом: при X Y выбираетс  результат мз сформированных предварительных сумм, где мантисса D сдвигаетс  относительно мантиссы С, при X Y выбираетс  результат из сформированных предварительных сумм, где мантисса С сдвигаетс  относительно мантиссы D. Конкретный результат выбора зависит от величины модул  выравнивающей разности, показывающей на сколько разр дов одна м антисса сдвинута относительно другой.

Выбранна  предварительна  сумма мантисс с выхода блока 6 поступает на входы разр дов мантиссы блока 7, больша  экспонента поступает на входы разр дов экспоненты блока 7. В блоке 7 происходит коррекци  сумм мантисс и экспонент во избежание переполнени .

Результат операции передаетс  на выход устройства и может быть загружен в один из регистров 1 или 2 дл  осуществлени  конвейерной обработки, если один результат используетс  в качестве операнда дл  следующей операции.

В за вл емое устройство регистры первого и второго слагаемых, блок сравнени  экспонент, блок сдвига, блок селекции и передачи внесены мз прототипа без изменени  их функционального назначени .

По сравнению с прототипом за вл емое устройство дополнительно содержит блок коммутаторов. Кроме того, блок сложени  содержит (К 2) 2К-рэзр дных сумматора , где К п + 1, п - разр дность мантисс слагаемых. Именно это усложнение в совокупности с введенными новыми св з ми позвол ет получить предложенному устройству преимущества в быстродействии ,;

Фор мула изобретени 

Устройство дл  суммировани  чисел в дополнительном кеде с плавающей зап той , содержащее регистры первого и второго слагаемых, блок сравнени  экспонент, блок сдвига, блок сложени , блок селекции и передачи, причем выходы разр дов экспонент регистров первого5/ второго слагаемых соединены с первым и вторым.входами блока сравнени  экспонент, выход которого соединен с входом управлени  сдвигом блока сдвига, выход которого соединен с входом блока сложени , выход блока селекции и передачи соединен е выходом устройства и с первыми входами регистров первого и второго слагаемых, вторые входы которых соединены с входами слагаемых устройства, отличающеес  тем, что, с целью повышени  быстродействи , устройство содержит блок коммутаторов, блок сложени  содержит (К - - 2) 2К-разр дных сумматора, где К .n + I, n - разр дность мантисс слагаемых , причем первый и второй информационные входы блока сдвига соединены с выходами разр дов мантисс регистров первого и второго слагаемых, выходы разр дов модул  и знака блока сравнени  экспонент соединены с управл ющими входами блока коммутатора, информационные входы которого соединены с выходами блока сложени , выход блока коммутаторов соединен с информационным входом блока селекции и передачи, управл ющий вход которого соединен с выходом блока сравнени  экспонент .

8х.

34

фц&1