SU1679643A1 - Устройство для имитации дроблений двоичного сигнала - Google Patents

Устройство для имитации дроблений двоичного сигнала Download PDF

Info

Publication number
SU1679643A1
SU1679643A1 SU894760436A SU4760436A SU1679643A1 SU 1679643 A1 SU1679643 A1 SU 1679643A1 SU 894760436 A SU894760436 A SU 894760436A SU 4760436 A SU4760436 A SU 4760436A SU 1679643 A1 SU1679643 A1 SU 1679643A1
Authority
SU
USSR - Soviet Union
Prior art keywords
output
input
crushing
storage unit
counter
Prior art date
Application number
SU894760436A
Other languages
English (en)
Inventor
Georgij Ya Urin
Yurij M Kazachenko
Original Assignee
Kb Elektrotekh Inst
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kb Elektrotekh Inst filed Critical Kb Elektrotekh Inst
Priority to SU894760436A priority Critical patent/SU1679643A1/ru
Application granted granted Critical
Publication of SU1679643A1 publication Critical patent/SU1679643A1/ru

Links

Landscapes

  • Management, Administration, Business Operations System, And Electronic Commerce (AREA)

Description

Изобретение относится к технике пере- дачи дискретных сообщений. Цель изобретения - повышение точности имитации дроблений. Устройство содержит датчик 1
2
псевдослучайных импульсов, триггер 2, сумматор 3 по модулю 2, два счетчика 4 и 7, компаратор 5, программируемый запоминающий блок и опорный’ генератор 8. Устройство последовательно осуществляет формирование момента начала дробления и формирование длительности дроблений, изменение которой производится дискретным путем с помощью двух счетчиков 4 и 7, программируемого запоминающего блока 6 и компаратора 5. Сигнал управления подается на второй счетчик 7 с выхода триггера 2. Информационная емкость программируемого запоминающего блока 6 большого объема позволяет достичь поставленную цель. 1 ил. ~
Ό
__ ω
С
Изобретение относится к технике передачи дискретных сообщений и может использоваться при имитации случайных искажений двоичного сигнала вида дроблений.
Цель изобретения - повышение точности имитации дроблений.
На чертеже представлена структурная электрическая схема предлагаемого устройства.
Устройство имитации дроблений двоичного сигнала содержит датчик 1 псевдослучайных импульсов, триггер 2, сумматор 3 по модулю 2, первый счетчик 4, компаратор 5, программируемый запоминающий блок 6, второй счетчик 7 и опорный генератор 8.
Устройство работает следующим образом.
Вначале рассмотрим процесс формирования момента начала дробления.
Датчик 1 псевдослучайных импульсов с определенной частотой выдает последовательность коротких импульсов, имеющую равномерное распределение вероятности появления логических нулей (или единиц в зависимости от схемного решения устройства), которые поступают на первый вход триггера 2. С приходом очередного импульса триггер 2 устанавливается в единичное состояние, тем самым определяя момент начала дробления. Совокупность таких моментов начала дроблений имеет равномерный закон распределения. Затем начинается процесс формирования длительности дробления.
В процессе формирования длительности Дроблений, изменение величины которой производится дискретным путем.
Устройство работает следующим образом.
1679643 А1
1679643
С выхода датчика 1 псевдослучайных импульсов одновременно с подачей на триггер 2 псевдослучайные импульсы подаются на вход первого счетчика 4. С приходом импульса первый счетчик 4 переводится в следующее состояние, соответствующее адресу очередной ячейки памяти программируемого запоминающего блока 6, в котором осуществляется программирование закона искажений. В программируемом запоминающем блоке 6 записываются предварительно рассчитанные на электронно-вычислительной машине числа, совокупность которых в итоге и определяет заданную случайную функцию, согласно которой устройство искажает информационный сигнал. Причем точность имитации в основном определяется объемом памяти программируемого запоминающего блока 6. В каждую ячейку памяти программируемого запоминающего блока 6 записан код случайных чисел, совокупность которых в итоге определяет закон и параметры закона распределения длительности дроблений. Коэффициент пересчета первого счетчика 4 равен п, что соответствует количеству адресов ячеек памяти программируемого запоминающего блока 6. Информационная емкость программируемого запоминающего блока 6 должна быть достаточно большой, например 1000 бит, чтобы обеспечить условия для вероятностных категорий,
С выхода программируемого запоминающего блока 6 сигналы, соответствующие в рассматриваемый отрезок времени ί-той ячейке памяти (где 1=1,2..., η - адрес очередной ячейки памяти), подаются на первые входы компаратора, на вторые входы которого подаются сигналы с разрядных выходов второго счетчика 7, находящегося в это время в режиме счета, так как на его первый, установочный вход подается разрешающий потенциал с триггера 2, находящегося в единичном состоянии. На второй, счетный вход второго счетчика 7 подаются тактовые импульсы с опорного генератора 8. Коэффициент пересчета второго счетчика 7 равен т. Величина коэффициента пересчета т выбирается из соображения обеспечения максимально заданной длительности дроблений, которая задается максимальным числом, записанным в программируемом запоминающем блоке 6.
Частота следования импульсов опорного генератора 8 должна быть· достаточно большой и соответствовать заданной точности в регулировании длительности дроблений, так как длительность одного периода этих импульсов равна длительности минимального элемента регулирования длительности дроблений. Частота опорного генератора 8 превышает частоту следования импульсов датчика 1 псевдослучайных
импульсов на несколько порядков и не коррелирована с ней.
При совпадении сигналов, подаваемых на компаратор 5 с 1-той ячейки памяти программируемого запоминающего блока 6, с сигналами, подаваемыми с разрядных выводов второго счетчика нак-том шаге тактовой частоты опорного генератора 8 (где к=1,2..„ т), на выходе компаратора 5 появляется.короткий импульс, который переводит триггер 2 в состояние логического нуля, прекращая тем самым процесс дробления. При этом второй счетчик 7 прекращает счет, так как на его первый, установочный вход подается стриггера 2 запрещающий потенциал, который кроме того, устанавливает второй счетчик 7 в нулевое состояние, подготавливая его тем самым к.новому циклу работы.
Срабатывание компаратора 5 на к-том шаге тактовых импульсов означает, что на выходе триггера 2 импульс дробления будет иметь длительность, равную к периодам тактовой частоты опорного генератора 8. .
С выхода триггера 2 импульс дробления подается на второй вход сумматора 3 по модулю два, с помощью которого производится дробление информационного сигнала, поступающего на первый вход сумматора 3. Выход сумматора 3 является выходом устройства. При генерировании датчиком 1 псевдослучайных импульсов следующего импульса работа схемы происходит аналогичным образом, но длительность дробления в этом случае будет определяться кодом числа, записанного в ϊ-ячейке памяти программируемого запоминающего блока 6.
Заданный закон и параметры закона распределения дроблений могут при необходимости измерены путем записи в программируемый запоминающий блок 6 новой соответствующей совокупности чисел, рассчитанных предварительно на электронновычислительной машине.

Claims (1)

  1. Формулаизобретения
    Устройство для имитации дроблений двоичного сигнала, содержащее опорный генератор, триггер и сумматор по модулюдва, первый вход и выход которого являются соответственно информационным входом и выходом устройства, отличающееся тем, что, с целью повышения точности имитации дроблений, введены два счетчика, программируемый запоминающий блок, компаратор и датчик псевдослучайных импульсов, выход которого подключен к первому входу тригге5
    1679643
    6
    ра, второй вход которого соединен с выходом компаратора, и к входу первого счетчика, разрядные выходы которого через программируемый запоминающий блок подключены к одним входам компаратора, другие входы которого соединены с разрядными выходами второго счетчика, счетный и установочный входы-которого соединены соответственно с выходом опорнбго генератора и с выходом триггера, который подключен к второму входу сумматора по модулю два.
SU894760436A 1989-11-20 1989-11-20 Устройство для имитации дроблений двоичного сигнала SU1679643A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU894760436A SU1679643A1 (ru) 1989-11-20 1989-11-20 Устройство для имитации дроблений двоичного сигнала

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU894760436A SU1679643A1 (ru) 1989-11-20 1989-11-20 Устройство для имитации дроблений двоичного сигнала

Publications (1)

Publication Number Publication Date
SU1679643A1 true SU1679643A1 (ru) 1991-09-23

Family

ID=21480265

Family Applications (1)

Application Number Title Priority Date Filing Date
SU894760436A SU1679643A1 (ru) 1989-11-20 1989-11-20 Устройство для имитации дроблений двоичного сигнала

Country Status (1)

Country Link
SU (1) SU1679643A1 (ru)

Similar Documents

Publication Publication Date Title
US4901264A (en) Pseudo random pattern generating device
JPS6360415B2 (ru)
CN109669669A (zh) 误码生成方法及误码生成器
SU1679643A1 (ru) Устройство для имитации дроблений двоичного сигнала
US3787669A (en) Test pattern generator
US5144255A (en) Multiple synchronized agile pulse generator
EP0017479B1 (en) Memory refresh control apparatus
RU1817106C (ru) Устройство дл определени разности множеств
SU1603533A1 (ru) Устройство дл имитации искажений двоичного сигнала
RU2327200C1 (ru) Генератор производных последовательностей
SU690470A1 (ru) Веро тностный распределитель импульсов
SU903873A1 (ru) Генератор случайных чисел моделировани генеральной совокупности по объектам выборочной совокупности
RU1826128C (ru) Генератор псевдослучайных последовательностей
SU1691841A1 (ru) Устройство дл контрол цифровых объектов
SU1734092A1 (ru) Генератор псевдослучайной последовательности чисел
SU951318A2 (ru) Имитатор дискретного канала св зи
SU832565A1 (ru) Устройство дл испытани логичес-КиХ блОКОВ
RU1820393C (ru) Устройство дл формировани последовательности дискретно-частотных сигналов
SU696510A1 (ru) Генератор псевдослучайных кодов
SU767743A1 (ru) Генератор псевдослучайных кодов
SU1691839A2 (ru) Генератор псевдослучайных чисел
SU1160373A1 (ru) Устройство дл контрол цифровых объектов
SU1660004A1 (ru) Устройство для контроля микропроцессора
SU477413A1 (ru) Устройство дл формировани тестов
SU960838A1 (ru) Функциональный преобразователь