SU832565A1 - Устройство дл испытани логичес-КиХ блОКОВ - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ ИСПЫТАНИЙ ЛОГИЧЕСКИХ БЛОКОВ

Изобретение относитс  к вычислительной технике и может быть использовано дл  испытаний логических блоков других электронных устройств . Известно устройство, содержащее генератор, распределитель, блок адресации , группу сумматоров, элементы И, генератор случайных напр жений 1 . Недостатки известного устройства низка  точность и быстродействие. Наиболее близким к предлагаемому  вл етс  устройство, содержащее триг гер, два элемента И, первый счетчик адреса, пам ть, коммутатор, генератор 2. Недостатком изв,естного устройства  вл етс  невозможность определени , области работоспособности испытуемого блока. Цель изобретени  -расширение функциональных возможностей за счет определени  области устойчивой работы . Поставленна  цель достигаетс  тем что в устройство дл  испытаний логических блоков, содержащее триггер., два элемента И, первый счетчик адре .са, пам ть, коммутатор, генератор синхроимпульсов ,причем выходы триггера соединены соответственно с первыми входами первого и второго элементов И, первый выход первого счетчика адреса соединен с первым входом пам ти, блок питани , введены группа формирователей Случайных помех, . второй счетчик адреса, группа сумматоров по модулю 2, группа суммирующих усилителей, элемент ИЛИ, элемент задержки, причем первый вход устройства соединен с вторыми входами элементов И, выход первого элемента И соединен с первыми входами коммутатора и элемента ИЛИ и вторым входом пам ти, выход которой соединен с первыми входами суммирующих усилителей .группы и первой группой выходов устройства, выход второго элемента И соединен с вторым входом коммутатора, первым входом второго счетчика адреса и первыми входами формирователей случайных помех группы,вторые входы которых соединены с выходом генератора синхроимпульсов, вторым входом элемента ИЛИ и через элемент задержки - с первым выходом устройства, выход элемента ИЛИ соединен с входом первого счетчика адреса, второй выход которого соединен с входом триггера , второй вход устройства соединён с третьим входом коммутатора, первый выход которого соединен с третьими входами формирователей случайных помех группы, выходы которых и выходы блока питани  через соответствующие суммирукцие усилители pyппы соединены с второй группой вы ходов устройства, перва  и. втора  группа входов устройства через сумтматоры по модулю две группы соедиь ены с вторым выходом устройства, первый выход второго счетчика адреса соединен с четвертыми входами фомирователей случайных помех группы, вторьае выходы коммутатора и второго счетчика адреса соединены соответ- ственно с третьим входом пам ти и вх дом генератора синхроимпульсов. Кроме того, каждый формирователь случайных помех содержит генератор тактовых импульсов, генератор случай ных чисел, коммутатор,. две пам ти, регистр,, реверсивный счетчик, группу элементов И, элемент НЕ, цифроаналоговый преобразователь, причем первый вход формировател  соединен с первыми входами пам тей, вторые входы которых соединены с третьим входом формировател , второй вход которого соединен с первьлми входами генератора случайных чисел, коммута тора и реверсивного счетчика, второй вход которого соединен с выходом ге нератора тактовых импульсов, выход генератора случайных чисел соединен с вторьом входом коммутатора, выход которого соединен с третьими входами пам тей, выход первой пам ти чер регистр соединен с первыми входами элементов И группы, выход второй пам ти через последовательно соединенные реверсивный счетчик, элемент НЕ и элементы И группы соединен с входами цифроаналогового преобразовател , выход которого соединен с в ходом формировател , четвертый вход которого соединен с третьим входом коммута;тора. На фиг„ 1 представлена блок-схем предлагаемого устройства; на фиг. 2 го же формировател . Устройство содержит блок 1 управ лени , триггер 2, элементы И 3 и 4, элемент ИЛИ 5, счетчики б и 7 адрес пам ть 8, коммутатор 9, генератор .1 синхроимпульсов, блок 11 питани , группа формирователей 12 случайных помех, группа суммирующих усилителей 13, группа сумматоров 14 по мод лм два, испытуемый и эталонный блок 15 и 16. В качестве блока 1. может быть ис пользована управл юща  вычислительна  машина. Формирователь 12 содержит генера тор 7 случайных чисел, генератор 18 тактовых импульсов, коммутатор 19, пам ти 20 и 21, регистр 22, реверивный счетчик 23, элемент lib 24, руппа элементов И 25, цифроаналогоый преобразователь 26, Устройство работает следующим обазом . Сигнал начальной установки устаавливает триггер.2 в единичное сото ние , а счетчики 6 и 7 - в нулеoe состо ние. После этого по сигналам блока 1 выполн етс  -передача тестовых комбинаций в пам ть 8 и данных о статистических характеристик случайных помех в формирователи 12. Сигнал проходит через элемнт И 3 и разрешает прохождение информации на коммутатор. 9. Кроме того, сигнал проходит через элемент ИЛИ 5, поступает в -счетчик б и устанавливает этот счетчик в состо ние 00...01. С выхода счетчика б код адреса поступает в пам ть 8 и разрешает запись информации через коммутатор 9 в пам ть . 8, в  чейку с адресом 00...01. После этого передаетс  втора  тестова  комбинаци  и т.д. Таким образом осуществл етс  запись в пам ть 8 остальных тестовых комбинаций входных сигналов. При передаче последней тестовой комбинации синхроимпульс переводит счетчик б из со.сто ни  11... 11 в состо ние 00... О . Информационное слов.о, пришедшее в пам ть 8, записываетс  в  чейку с адресом 00... О. Единичный сигнал со счетчика б поступает на триггер 2 и устанавливает его в нулевое состо ние . Тем самым разрешаетс  прохождение синхроимпульсов из блока 1 через элемент И 4 и запрещаетс  их прохождение через элемент И 3. Сигнал через элемент И ,4 поступает на коммутатор 9. Кроме того, синхроимпульс: поступает на счетчик 7 и переводит его в состо ние 00...01. Таким образом на формирователи 12 поступает информационное слово, причем первый сегмент длиной 2 разр дов поступает в первый формирователь 12 группы, второй сегмент поступает во второй форм.ирователь 12 и т.д. Адрес поступает в коммутатор 19 и передаетс , в пам ти 20 и 21, и сегмент информационного слова, по ступивший на формирователь, передаетс  в виде полусегментов в них, т.е. в пам ть 20 поступают старшие S/2 разр дов, а в пам ть 21 поступают младшие t/2 разр дов сегмента. Запись последующих информационных слов в формирователи 12 осуществл етс  так же, как запись первого информационного слова по возрастающим адресата. При передаче последнего информационноро слова синхроимпульс через элемент И 4 переводит счетчик 7 из состо ни  11...11 в состо ние 00...00, Данные записываютс  в  чейки с сщресом 00...О. Единичный сигнал со счетчика 7 поступает в генератор 10 и запускает его. На этом заканчиваетс  этап ввода исходных данных и начинаетс  этап испытаний.

Тактовый импульс из генератора 10 поступает через, элемент ИЛИ 5 в счетчик 6, который переходит из состо ни  00...00 в состо ние 00...01. При поступлении кода адреса в пам ть 8 осуществл етс  считывание информации из  чейки с адресом 00...01. Считанна  информаци  передаетс  в суммирующие усилители 13 и на входы эталонного логического блока 16. Одновременно со считыванием тестовой комбинации из пам ти 8 осуществл етс  формирование случайных помех группой формирователей 12.

Формирователь работает следующим образом.

поступлении тактового импульса на .вход генератора 17 последний формирует код равноверо тного двоичного числа. Кроме того, тактовый импульс поступает на коммутатор 19, разреша  прохождение кода с генератора 17 в пам ти 20 и 21. В пам ти 20 хран тс  коды длительностей С импульсов помех, а в пам ти 21 хран тс  коды амплитуд А импульсов помех, записанные в соответствии с заданной двумерной функцией распределени  веро тностей F (А,Т). Код длительности импульса помехи из пам ти 20 поступает на вход реверсивного счетчика 23 и фиксируетс  в нем. Код амплитуды импульса помехи из пам ти поступает в регистр 22. С выхода регистра 22 этот код проходит через элементы И 25 на преобразователь 26 и преобразуетс  в соответствующее напр жение. Напр жение на выходе преобразовател  26 присутствует до тех пор, пока реверсивный счетчик 23, работающий на вычитание, не установитс  в нулевое состо ние импульсами , поступающими на его вход с выхода генератора 18. При этом на выходе реверсивного счетчика 23 вырабатываетс  единичный сигнал, дальнейший счет запрещаетс .

На выходе элемента НЕ 24 формируетс  нулевой сигнал, запрещающий прохождение сигналов через группу элементов И 25; соответственно на выходе преобразовател  26 устанавливаетс  напр жение равное нулю. Таким образом, формирователи 12 формируют пр моугольные импульсы помех со случайными амплитудами и длительности , причем дл  .каждого из формирователей амплитуда и длительность подчин ютс  заданному двумерному закону распределени  веро тностей F ( ) (.,2,.. . ,N+1) .

р СВЫХОДОВ формирователей 12 импулсы помех поступают на суммирующие усилители 13, на которые также поступают тестовые сигналы с выхода пам ти 8 и напр жение с выхода блока 11. Суммирующие усилители 13 выполнены на операционных усилител х и имеют коэффициент передачи, равный единице. Тестовые сигналы, искаженные помехами , и напр жение питани , сложенное с помехами, поступают с выходов суммирующих усилителей 13 на входы испытываемого блока 15. В результате испытываемый блок 15 обрабатывает входную информацию, искаженную помехами,

0 и получает питание от источника, подверженного влиАнию помех. Выходные сигналы испытываемого блока 15 и эталонного блока 16 поступают на первые и вторые входы соответственно груп15 пы сумматоров 14 по модулю два, которые выполн ют сравнение выходных сигналов испытываемого блока 15 и эталонного блока 16. При несовпадении сигналов на каком-либо из выходов блоков 15 и 16 на выходе соответ0 ствующего сумматора 14 вырабатываетс .  единичный сигнал.

Устройство позвол ет .оценить области устойчивой работы испытываемого блока 15 в услови х воздействи 

5 случайных помех.Области устойчивой работы определ ютс  по отношению к амплитудам помех в виде функций

fi(Aji, А(,,) ,fn) ,

где А - - максимальное возмож0 ное значение амплитуды импульса помехи на i-OM информационном входе,

А(it+ti, т - максимальное возмож5 ное значение амплитуды импульса помехи на входе питани .

При определении областей устойчивой работы система функцкониру ет,

0 следующим образом.

Перед началом испытаний в пам ть 8 ввод тс  тестовые комбинации входных сигналов, а в формирователи 12 случайных помех ввод тс  данные о двумерных функци х распределени  ве5 ро тностей r(A,t ), причем АапгАэ...А(,гп 0- Таким образом , в первом цикле испытаний помехи действуют только на первый информационный вход испытываемого блока 15.

0 После записи данных в блок пам ти

и формировател  12., (,2N+1)

случайных помех начинаетс  этап испытаний . Этот этап проводитс  в течение времени Т. Если за врем  Т не

5 зaJ)eгиcтpиpoвaнo ни одного несовпадени  выходных сигналов испытываемого блока 15 и эталонного блока 16, то дл  следующего этапа испытаний данные ввод тс , исход  из соотношений 4 АГ А.,. . .A(N+V)im 0г

0 Значение А увеличиваетс  до тех пор, пока при значении Ад то не будут происходить сбои в работе испытываемого блока 15 в течение интервала времени Т. После этого задаете

Claims (2)

1. 5 значение ) m определ етс  значение A. /привод щее к сбо м. Получаемые в реэультате испытаний значени  , A( А, N-H)im imo.O/ A(N4t),nto фиксируютс  в блоке 20 оперативной пам ти. Эти данные определ ют область устойчивой работы , ((im Затем определ ютс  р.бласти устойчивой работы 2.(A A(N4-t), щ ,(Aj A(fy-f-f;,t ) . (N+-1,m) После определени  всех областей устойчивой работы данные о них передаютс  из блока 1, Аналогичным образом могут быть определены области устойчивой работы по отношению к детерминированным помехам . В этом случае в пам ти 20 и 21 хран тс - во всех  чейках одинаковые коды длительности t и амплитуды импульсов помех соответственно. Технико-экономическа  эффективность изобретени  определ етс  тем, что она позвол ет повысить достоверность результатов испытаний изделий вычислительной техники на помехозащищенность путем точной оценки работоспособности блоков в услови х воздействи  реальных помех. Использование данной системы обеспечивает повы шение качества разработки и изготовлени  блоков ЭВМ. Формула изобретени  1. Устройство дл  испытаний ЛОГИческих блоков, содержащее триггер, два элемента И, первый счетчик адреса , пам ть, коммутатор, генератор синхроимпульсов, причем выходы триггера соединены соответственно с первыми входами первого и второго элем тон И первый выход первого счетчика адреса соединен с первым входом пам ти, блок питани , отличающе ес  тем, что, с целью расширени  функциональных возможностей за счет определени  области устойчивой рабо ты, в него введены группа формирова телей случайных помех, второй счетчик адреса, группа сумматоров по мо дулю 2, группа суммирующих усилителей , элемент ИЛИ, элемент задержки, причем первый вход устройства соеди нен с вторыми входами элементов И, выход первого элемента И соединен с перв.ыми входами коммутатора и эле ментами,ИЛИ и вторым входом пам ти, выход которой соединен с первыми входами суммирующих усилителей груп пы и первой группой выходов устройства выход второго элемента И соединен с вторым входом коммутатора, первым входом второго счетчика адре са и первыми входами формирователей случайных помех группы, вторые входы которых соединены с выходом генератора синхроимпульсов, вторым входом элемента ИЛИ и через элемент задержки - с первым выходом устройства, выход элемента ИЛИ соединен с входом первого счетчика адреса, второй выход крторого соединен с входом триггера , второй вход устройства соединен с третьим входом коммутатора, Ьервый выход которого соединен с третьими входами формирователей случайных помех группы, выходы которых и выходы блока питани  через -соответствующие суммирующие усилители группы соединены с второй группой выходов устройства, перва  и втора  группа входов устройства через сумматоры по модулю два группы соединены с вторым вьоходом устройства, первый выход второго счетчика адреса соединен с четвертыми входами формирователей случайных помех группы, вторые выходы коммутатора и второго счетчика адреса соединены соответственно с третьим входом пам ти и входом генератора синхроимпульсов. 2. Устройство по п. 1, отличающеес  тем, что каждый формирователь случайных помех содержит генератор тактовых импульсов, генератор случайных чисел, коммутатор, две пам ти, регистр, реверсивный счетчик , группу элементов И, элемент НЕ, цифроаналоговый преобразователь, причем первый вход формировател  соединен с первыми входами пам тей, вторые входы которых соединены с третьим входом формировател , второй вход которого соединен с первыми входами генератора случайных чисел, коммутатора и реверсивного счетгика, второй вход которого соединен с выходом генератора тактовых импульсов, выход герератора случайных чисел соединен с вторым входом коммутатора, выход которого соединен с третьими входами пам тей, выход первой пссм ти через регистр соединен с первьоми входами элементов И группы, выход второй пам ти через последовательно соединенные реверсивный счетчик, элемент НЕ и элементы И группы соединен с входами цифроаналогового преобразовател , выход которого соединен с выходом формировател , четвертый вход которого соединен с третьим входом коммутатора. Источники информации, прин тые во Внимание при экспертизе 1.Авторское свидетельство СССР 600484, кл. G 01 R 31/28, 1974.
2. 2.Авторское свидетельство СССР 664178, Об F 15/46, 1976 (прототип).

   Начальна 

   Фие