SU1381509A1 - Устройство дл контрол логических блоков - Google Patents

Устройство дл контрол логических блоков Download PDF

Info

Publication number
SU1381509A1
SU1381509A1 SU864014232A SU4014232A SU1381509A1 SU 1381509 A1 SU1381509 A1 SU 1381509A1 SU 864014232 A SU864014232 A SU 864014232A SU 4014232 A SU4014232 A SU 4014232A SU 1381509 A1 SU1381509 A1 SU 1381509A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
inputs
counter
output
generator
Prior art date
Application number
SU864014232A
Other languages
English (en)
Inventor
Анатолий Владимирович Гирнык
Александр Михайлович Плаксин
Татьяна Александровна Рукина
Александр Егорович Черняев
Original Assignee
Научно-Исследовательский Институт Автоматизированных Систем Планирования И Управления В Строительстве
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Научно-Исследовательский Институт Автоматизированных Систем Планирования И Управления В Строительстве filed Critical Научно-Исследовательский Институт Автоматизированных Систем Планирования И Управления В Строительстве
Priority to SU864014232A priority Critical patent/SU1381509A1/ru
Application granted granted Critical
Publication of SU1381509A1 publication Critical patent/SU1381509A1/ru

Links

Landscapes

  • Tests Of Electronic Circuits (AREA)

Abstract

Изобретение относитс  к вычислительной технике и может быть ис-.. пользовано дл  контрол  сложных логических блоков. Целью изобретени   вл етс  расширение класса контролируемых объектов. Устройство содержит генератор 1 тактовых импульсов, блок 2 управлени , генератор 3 тестовых последовательностей, сигнатурный анализатор 5, блок 6 индикации, первый счетчик 7, элемент 8 задержки, второй счетчик 9, дешифратор 10 и группу 11 триггеров. Введение счетчиков, деп1ифратора элемента задержки и группы триггеров поз волило обеспечить стимул цию несовместимых входов контролируемых блоков тестовыми последовательност ми , разделенными во времени , что расширило класс контролируемых объектов. 1 з.п. ф-лы, 3 ил. о S ел

Description

Ф//2./
Изобретение относитс  к вычислительной технике и может быть использовано дл  контрол  сложных логических блоков.
Целью изобретени   вл етс  расширение класса контролируемых объектов.
На фиг.1 приведена структурна  схема устройства; на фиг. 2 - функциональна  схема блока управлени ; на фиг.З - схема группы триггеров.
Устройство дл  контрол  логических блоков (фиг.1) содержит генератор 1 тактовых импульдов, блрк 2 управлени , генератор 3 тестовых по- следовательностей. Позицией 4 обозначен контролируемый логический блок. Устройство содержит также сигнатурный анализатор 5, блок 6 индикации, первый счетчик 7, элемент 8 задержки, второй счетчик 9, дешифратор 10 и группу 11 триггеров.
Блок 2 управлени  (фиг,2) содержит первый и второй триггеры 12 и 13, переключатель 14 Пуск, счетчик 15, синхровход I6 и выход 17 установки исходного состо ни  блока.
Группа 11 триггеров (фиг.З) содержит N D-триггеров I8.1,...18.N по числу информационных выходов уст- ройства, группы 19 синхровходов, 20 информационных входов и 21 выходов триггеров.
Устройство работает следующим образом.
Блок управлени  устанавливает в исходное состо ние генератор 3 тестовых последовательностей, сигнатурный анализатор 5 и удерживает генератор 1 тактовых импульсов. При включении переключател  14 устанавливаетс  первый триггер 12, устанавливающий второй триггер 13, который снимает сбро со счетчика 15 и через выход 17 - с генератора 3 тестовых последователь- Ностей, сигнатурного анализатора 5 и генератора 1, начинающего генерацию тактовых импульсов. Синхроимпульсы с выхода счетчика 9 поступают на генератор 3 тестовых последователь- ностей, с выхода которого с каждым тактом очередной символ тестовой последовательности (например, псевдослучайной ) поступает на входы контролируемого блока 4. Последовательност с выхода блока 4 поступает на сигнатурный анализатор 5, иа синхровход которого поступают импульсы с выхода счетчика 9 через злемент 8 задержки.
который компенсирует задержку сигналов контролируемым блоком 4.
Однако при наличии в анализируемом узле триггеров, регистров и т.д. псведослучайные последовательности на их входах, измен  сь одновременно , привод т к неопределенности в их состо ни х. Например, состо ние триггера неопределенно, если одновременно измен ютс  сигналы на его информационном и синхровходах либо одновременно снимаютс  сигналы установки, в оба состо ни .
Дл  обеспечени  стимул ции несовместимых во времени входов контролируемого блока сигнал с выхода счетчика 7 поступает на дешифратор 10, на выходах которого по вл ютс  несовпадающие во времени импульсы (импульс на каждом выходе соответствует состо нию счетчика 7), поступающие на группу 11 триггеров 18.1,..., 18.N. Поскольку на синхровходы три1- геров 18 поступают несовпадающие во времени импульсы, то и изменени  состо ний триггеров 18 не совпадают во времени друг с другом. Таким образом , тестова  последовательность с генератора 3 повтор етс  на выходе блока 11, фронты импульсов каждого разр да разнесены во времени на период генератора 1 тактовых импульсов .
По обнулению счетчика 7 сигналом с его последнего разр да устанавливаетс  одноразр дный счетчик 9, сигнал с выхода которого отключает дешифратор 10 и через злемент 8 задержки по- ступаьт на сигнатурный анализатор 5. Очередным импульсом с выхода счетчика 7 счетчик 9 обнул етс , включаетс  дегшфратор 10 и сигналом с инверсного выхода счетчика 9 переключаетс  генератор 3 тестовых последовательностей на очередной символ.
Одновременно с выхода счетчика 9 импульсы поступают в блок 2 управлени  на счетный вход третьего счетчика 15, котор)ый отсчитывает необходиг мое число символов тестовой последовательности . По заполнению счетчика 15 сбрасываетс  второй триггер 13, сигнал с выхода КОТОРОГО через вьпсод 17 переписывает сигнатуру с анализатора 5 в индикатор 6 и устанавливает устройство в исходное состо ние. Полученна  таким образом сигнатура сравниваетс  с зталонной, характеризующей исправный узел.
Преимущество предлагаемого устройства по сравнению с известными состоит в том, что фронты разр дов символов тестовой последовательности разнесены во времени. Это позвол ет контролировать логические узлы, содержащие триггеры, регистры и другие элементы, т.е. расшир ет класс контролируемых объектов.

Claims (2)

1.Устройство дл  контрол  логических блоков, содержащее генератор тактовых импульсов, генератор.тестовых последовательностей, сигнатурный анализатор , блок индикации и блок управлени , выход установки исходного состо ни  которого соединен с входом разрешени  генератора тестовой последовательности , входом сброса сиг- нтурного анализатора, входом записи блока индикации и входом запуска генератора тактовых импульсов, группа информационных входов блока индикации соединена с группой разр дных выходов сигнатурного анализатора, информационный вход которого  вл етс  информационным входом устройства дл  подключени  выхода контролируемого блока, отличающеес  тем, что, с целью расширени  класса контролируемых объектов, устройство содержит два счетчика, дешифратор.
0
0
5
5
0
блок разделени  фронтов и элемент задержки, причем счетный вход и выход переполнени  первого- счетчика соединены соответственно с выходом генератора тактовых импульсов и со счетным входом второго счетчика, группа разр дных выходов первого счетчика соединена с группой информационных входов дешифратора, первый и втррой разр дные выходы второго счетчика соединены соответственно с синхро- входами блока управлени  и генератора тестовых последовательностей и входом запрета работы дешифратора, объединенного с входом элемента задержки , выход которого соединен с синхровходом сигнатурного анализатора , информационные входы и синхровходы блока разделени  фронтов соединены соответственно с группами выходов генератора тестовых последовательностей и дешифратора, выходы блока разделени  фронтов соединены с информационными выходами устройства дл  подключени  входов контролируемого блока.
2.Устройство по П.1, о т л и - чающеес  тем, что блок разделени  фронтов содержит группу триггеров , синхровходы-и информационные входы которых  вл ютс  соответственно синхровходами и информационными входами блока, выходы триггеров  вл ютс  выходами блока.
.2
Фиг.З
SU864014232A 1986-01-20 1986-01-20 Устройство дл контрол логических блоков SU1381509A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU864014232A SU1381509A1 (ru) 1986-01-20 1986-01-20 Устройство дл контрол логических блоков

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU864014232A SU1381509A1 (ru) 1986-01-20 1986-01-20 Устройство дл контрол логических блоков

Publications (1)

Publication Number Publication Date
SU1381509A1 true SU1381509A1 (ru) 1988-03-15

Family

ID=21218672

Family Applications (1)

Application Number Title Priority Date Filing Date
SU864014232A SU1381509A1 (ru) 1986-01-20 1986-01-20 Устройство дл контрол логических блоков

Country Status (1)

Country Link
SU (1) SU1381509A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Техника средств св зи. Сер. Радиоизмерительна техника, 1980, вып.2, с. 30. Авторское свидетельство СССР № 1070562, кл. G 06 F 15/46, 1984. *

Similar Documents

Publication Publication Date Title
SU1381509A1 (ru) Устройство дл контрол логических блоков
JPS6037961U (ja) デイジタル2値グル−プ呼出回路装置
SU1129723A1 (ru) Устройство дл формировани импульсных последовательностей
SU1352421A1 (ru) Логический пробник
SU1578714A1 (ru) Генератор тестов
SU1439744A1 (ru) Устройство дл формировани кодовых последовательностей
SU1260962A1 (ru) Устройство дл тестового контрол временных соотношений
SU1580542A1 (ru) Формирователь импульсов
SU1555838A1 (ru) Преобразователь последовательности импульсов
RU2022455C1 (ru) Формирователь последовательности временных интервалов и пауз между ними
SU1287254A1 (ru) Программируемый генератор импульсов
SU970281A1 (ru) Логический пробник
SU1019600A1 (ru) Устройство дл формировани импульсных последовательностей
SU1378033A1 (ru) Устройство контрол импульсов тактовой частоты
SU1150737A2 (ru) Генератор последовательности импульсов
SU1226619A1 (ru) Формирователь последовательности импульсов
SU853671A1 (ru) Устройство дл контрол фазовыхиСКАжЕНий СигНАлА ВОСпРОизВЕдЕНи
SU1171794A1 (ru) Устройство дл запуска логического анализатора
SU1529221A1 (ru) Многоканальный сигнатурный анализатор
SU1483622A2 (ru) Коммутатор
SU1157668A1 (ru) Формирователь одиночных импульсов
SU1629969A1 (ru) Устройство дл формировани импульсов
SU1327108A1 (ru) Устройство дл функционального контрол логических элементов
SU1485224A1 (ru) Устройство для ввода информации
SU1370754A1 (ru) Устройство дл контрол импульсов