JPS5868156A - 集積回路 - Google Patents

集積回路

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Publication number
JPS5868156A
JPS5868156A JP56166346A JP16634681A JPS5868156A JP S5868156 A JPS5868156 A JP S5868156A JP 56166346 A JP56166346 A JP 56166346A JP 16634681 A JP16634681 A JP 16634681A JP S5868156 A JPS5868156 A JP S5868156A
Authority
JP
Japan
Prior art keywords
circuit
output
flip
group
flops
Prior art date
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Pending
Application number
JP56166346A
Other languages
English (en)
Inventor
Akira Ishiyama
明 石山
Yoshio Kamijo
上條 芳雄
Tsutomu Sumimoto
勉 住本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP56166346A priority Critical patent/JPS5868156A/ja
Publication of JPS5868156A publication Critical patent/JPS5868156A/ja
Pending legal-status Critical Current

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Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/316Testing of analog circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、集積回路に関するものであり、更に詳しく
は、故障診断試験を受けたときに、該診断試験が能率良
〈実施され得るような回路構成を備えた集積回路に関す
るものである。
従来、フリツブフロツブヤ、フリップフロップ群から成
るレジスタ等の記憶回路を含む集積回路に対して故障診
断試験を実施するとぎは)第1図に示すように1集積回
路1を・記憶回路としての7リツプフロツブ2と\内部
にN+!l意回路全回路ぬ組合せ回路3とに分(つX該
組合せ回路の入力端に診断データを入力し、そのときの
組合せ回路の出力状態から、痢合せ回路内の故障点を指
摘する方法が一つの方法として採用されCいt−1,こ
れは次の理由による。
周知のように、組合せ回路(詳(、<は組合せ論理回路
)は、その時点で加えられた人力に対して−・義的に出
力が決定する論理旧[路であるのに対し、順序回路は、
内部に記憶回路(レジスタ、フリップフロップなど)を
Δんだ論理回路であって、成る時点の出力は、その時点
に加えられた入力とそれ以前に加えられた入力系列(そ
れにより決定される内部状態)によって定まる。そして
故障診断の対象が組合せ回路である場合には・ 使用す
る診断データとして実用可能なものが確立されているの
に対し、順序回路が故障診断の対象である場合には、充
分な診断データは確立されていないからである。このよ
うな事情によりへ集積回路は為7リツプフロツブと人出
力ビンと組合せ回路に分けて故障診断試験が実施される
が、第2図にそのように分けて示し幀1的な回路構成を
示す。
第2図において−,4は、被診断回路(この場合、組合
せ回路3)の入力となるフリップフロップ、3は、診断
対象の組合せ回路、5は、被診断回路の出力となる7リ
ツプ70ツブであり、6は入力ビン、7は出力ビンであ
る。次にこの故障診断動作を説明する。
まず始めに、図示していない診断制御装置が・被診断N
路としての組合せ回路3における故障箇所指摘のための
診断データを入力フリップ70ツブ4及び入力ビン6に
設定する。前記診断データが組合せ回路3に印加され・
組合せ回路3の出力が確定した後に、出力フリップ70
ツブ5に対してセットクロック8を印加して組合せ回路
3の出出全7リツプフロツブ8にラッチする。次に出力
フリップフロップ5及び出力ビン7σ)情報を、診断制
御装置に読出し、期待値と比較することにJ゛す、故障
mmを行なっていた。この間の々rムチヤードを第3図
に示す〇 以」二説明した如き診断方法においては、t〕断時に入
力情報(診断データ)が変化しないという前提に立って
いる。従って第2図において、診断データを保持してい
る人力7リツプフ14ツブ4と、組合せ回路3の出力を
ラッチする出力フリップフロップ5と(fPしく述べれ
ば、全7リツプ70ツブ)を共通のリセット信号でリセ
ットする回路構成をとっていた従来の集積回路では・リ
セット信号を論理1に転じると、入力フリップ70ツブ
4カリセツトし、組合せ回路3に対する診断データが変
化する恐れがあるので、診断継続中はリセット信号は論
理0に固定する必要があった。他方、出力フリップ70
ツブ5の側では、組合せ回路3の出力をラッチし、その
出力内容から組合せ1[i1路3内の成る仮定故障点に
おける故障の6無は判別できたが、更に他の仮定故障点
についても診断するため、−・旦リセットし、組合せ回
路3における活性化径路を選び直すなどして再び組合せ
回路の出力をラッチしたいが、上述のような事情で出力
フリップフロップ5はリセットできず、そのためそれ以
上、診断を続けることができなかった。
第4図は、上述のような事情が理解し易いように、第2
図の回路を描き直して示した回路図である。第4図にお
いて入リセット信号を論理1に転じれば、人力フリップ
フロップ4も出力フリップフロップ5も同時にリセット
してしまうことが良く理解できるであろう。
以上のような事情で、集積回路に対する従来の故障診断
試験は、能率が上らないという問題点があった。
この発明の目的とするところは、前記の如き従来の問題
点を除去するため、セット、リセットタイプの7リツプ
70ツブを含む集積回路においても、故障診断試験の能
率を向」二せしめることのできる回路構成をもった集積
回路を提供することにある3゜ 本発明の特徴とするところは1集積回路内の7リツプフ
ロツブを、その出力が他の7リツブフr1ツブの入力情
報となっているフリップ70ツブと)出力が他の7リツ
プ70ツブの入力情報とならずに出力ビンに接続されて
いるフリップフロップとの2群に分け、各々の7リツプ
フロツブ群のリセット信号を別々の人力ビンより供給し
、前者の7リツプフロツブ群のリセット信号は、診断試
験継続時には論理゛0′に固定し、後者の7リツプフロ
ツブ群のリセット信号は診断時においても必要に応じて
論理1に転じることにより、集積回路の診断試験の能率
の向上を図った点にある。
次に本発明の実施例につき図面を用いて詳細に説明する
第5図は本発明の一実施例である集積回路の構成を示す
ブロック図である。同図において、集積回路1は、当該
フリップ70ツブの出力が他の7リツプフロツブの入力
情報となる第1の7リツプフロツブから成る7リツプフ
ロツブ群9と当該フリップフロップの出力が他の7リツ
プ71Jツブの入力情報とならずに出力ビンに接続され
ている第2のフリップフロップから成るフリップフロッ
プ群10、及び組合せ論理回路3から成っている。
換言すると、集積回路の設計段階において既に、このよ
うな回路構成になるように回路を設計し1製作すること
が大切である。)集積回路1は、し断試験時には、第6
図に示すような小回路に分割される。
同図において、第1のフリップフロップ群9のリセット
信号11は、論理°0′に固定する。次に図に明示して
いない診断制御回路により診断データを被診断組合せ回
路3の入力フリップフロップ及び人力ビンに設定する。
組仙回路の出力が確定後出カフリップフロップ10のセ
ットクロック8を印加し、組合せ回路の出力をフリップ
フロップ10にラッチする。次に出力フリップ70ツブ
10及び出力ビンの情報を診断制御回路に読み出し、期
待値と比較することにより故障診断を行なう。ここで第
6図の出力フリップフロップ10が被診断回路3内のあ
るゲートの正常性確認の為診断回路3内の他のゲートの
正常性がm詔できなくなる為、次以降の融断ザイクルで
第2の7リツプフロツブ910のリセット信壮12をM
a+BIM t ’にすることにより、出力フリップ7
0ツブ10の初期設定を行う。
以」二述べた如き構成であるから本発明にあ人っでは、
次の如き効果が得られる。リセット信号以外に初期化す
る手段の無い出力フリップフロップに対して入力フリッ
プフロップと9Jり離−1−ことによりリセット信号を
印加して初期化することを可能にしたので、集積回路の
診断試験の能率を向上できる。
【図面の簡単な説明】
第1図は集積量1′1の分割例を示す概念図、第2図は
集積回路を故障診断用に組合上回路と7リツプフロツプ
と入出力ビンに分けて示した具体的回路図、第3図は第
2図の回路における各部信ちのタイムチャート、第4図
は第2図を描き直して示した回路図、第5図は本発明の
一実施例を示すブロック図、第6図は第5図の回路から
診断試験用に小分割された回路構成を示すブロック図、
である0 符号説明 1・・・・・・集積回路、2・・・・・・7リツプ70
ツブ、3・・・・・・組合せ回路、4・・・・・・人力
フリップ70ツブ、5・甲・・出力フリップ70ツブ、
6・・・・・・入力ビン、7・・・・・・出力ビン、8
・・・・・・セットクロック代理人 弁理士 並 木 
昭 夫 第1図 (3 第2図 第3図 f診断テ一タ

Claims (1)

    【特許請求の範囲】
  1. 1)入出力ビンと7リツプフロツブを含み、成る特定の
    論理機能を実現する集積回路において・前記7リツプ7
    0ツブを、当該7リツプフロツブの出力が直接出力ビン
    にのみ接続される1個または複数個のフリップフロップ
    から成る第1群の7リツプフロツブと、前記以外の1個
    または複数個から成る第2群の7リツプフロツブとに分
    ケ、第1群のフリップフロップに共通にリセット信号を
    供給する入力ビンと、第2群の7リツプ70ツブに共通
    にリセット信号を供給する人力ビンとを、別個に設けた
    ことを特徴とする集積回路。
JP56166346A 1981-10-20 1981-10-20 集積回路 Pending JPS5868156A (ja)

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JP56166346A JPS5868156A (ja) 1981-10-20 1981-10-20 集積回路

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JP56166346A JPS5868156A (ja) 1981-10-20 1981-10-20 集積回路

Publications (1)

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JPS5868156A true JPS5868156A (ja) 1983-04-22

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ID=15829669

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Application Number Title Priority Date Filing Date
JP56166346A Pending JPS5868156A (ja) 1981-10-20 1981-10-20 集積回路

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63240640A (ja) * 1987-03-27 1988-10-06 Nec Corp マイクロコンピユ−タ
JPS63240641A (ja) * 1987-03-27 1988-10-06 Nec Corp マイクロコンピユ−タ

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Publication number Priority date Publication date Assignee Title
JPS5393746A (en) * 1977-01-24 1978-08-17 Motorola Inc Industrial processor
JPS5489423A (en) * 1977-12-27 1979-07-16 Omron Tateisi Electronics Co Read data processing system

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