JPH0293736A - 半導体集積論理回路 - Google Patents
半導体集積論理回路Info
- Publication number
- JPH0293736A JPH0293736A JP63246028A JP24602888A JPH0293736A JP H0293736 A JPH0293736 A JP H0293736A JP 63246028 A JP63246028 A JP 63246028A JP 24602888 A JP24602888 A JP 24602888A JP H0293736 A JPH0293736 A JP H0293736A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- shift register
- clock signal
- input
- Prior art date
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000008878 coupling Effects 0.000 abstract 1
- 238000010168 coupling process Methods 0.000 abstract 1
- 238000005859 coupling reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 238000010998 test method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積論理回路に関し、特に、複数のフリ
ップフロ７１回路を縦続接続し、シフトレジスタ回路と
して動作させるスキャンパス回路を構成する半導体集積
論理回路に関する。
ップフロ７１回路を縦続接続し、シフトレジスタ回路と
して動作させるスキャンパス回路を構成する半導体集積
論理回路に関する。
従来、この種の半導体集積論理回路は、第４図に示す回
路図のように内部に存在するフリップフロップ回路４１
０〜４１４を縦続接続してシフ１へレジスタとして動作
させるスキャンパス回路を梧成し、初段のフリップフロ
ップ回路４１０の入力端子に入力されたテスト信号を順
送りし組合せ回路を目的の状態に設定したり、組合せ回
路の状態をシフトレジスタ動作で順送りで最終段の出力
から取り出すことによって組合せ回路のテストを行う構
成となっておりノーマルモードとシフトレジスタモード
の切り換えは一般のセレクタ４００・〜４０４によって
行なわれていた。
路図のように内部に存在するフリップフロップ回路４１
０〜４１４を縦続接続してシフ１へレジスタとして動作
させるスキャンパス回路を梧成し、初段のフリップフロ
ップ回路４１０の入力端子に入力されたテスト信号を順
送りし組合せ回路を目的の状態に設定したり、組合せ回
路の状態をシフトレジスタ動作で順送りで最終段の出力
から取り出すことによって組合せ回路のテストを行う構
成となっておりノーマルモードとシフトレジスタモード
の切り換えは一般のセレクタ４００・〜４０４によって
行なわれていた。
上述した従来の半導体集積論理回路は、スＡ、＼ンパス
モード時に各フリップフロップがシフトレジスタ構成と
なるため、使用全温度、使用全電圧等にかかわらず、シ
フトレジスタを正常動作させるためには、シフトレジス
タの各フリップフロッブ回路のクロックのタイミング設
計が困難になるという欠点がある。
モード時に各フリップフロップがシフトレジスタ構成と
なるため、使用全温度、使用全電圧等にかかわらず、シ
フトレジスタを正常動作させるためには、シフトレジス
タの各フリップフロッブ回路のクロックのタイミング設
計が困難になるという欠点がある。
本発明の半導体集積論理回路は、スキャンパス構成の可
能な複数のフリップフロップ回路の直列接続でなるシフ
トレジスタ回路におけるノーマルモードとスキャンモー
ドの切り換え回路が、セレクタ回路の一方の入力はその
ままノーマル信号に接続され、セレクタ回路の他方の入
力はラッチ回路を介してシフトレジスタ信号に接続され
ていることを特徴とする。
能な複数のフリップフロップ回路の直列接続でなるシフ
トレジスタ回路におけるノーマルモードとスキャンモー
ドの切り換え回路が、セレクタ回路の一方の入力はその
ままノーマル信号に接続され、セレクタ回路の他方の入
力はラッチ回路を介してシフトレジスタ信号に接続され
ていることを特徴とする。
本発明の目的は半導体集積論理回路において簡単な構成
によってスキャンパステスト法におけるシフトレジスタ
回路のクロック信号のタイミング設計を容易にすること
ができる回路を提供することにある。
によってスキャンパステスト法におけるシフトレジスタ
回路のクロック信号のタイミング設計を容易にすること
ができる回路を提供することにある。
本発明の半導体集積論理回路は、スキャンバス構成の可
能な複数のフリップフロップ回路の直列接続でなるシフ
トレジスタ回路におけるノーマルモードとスキャンモー
ドの切り換え回路の構成が、セレクタ回路の一方の入力
はそのままノーマル信号に接続され、セレクタ回路の他
方の入力はラッチ回路を介してシフトレジスタ信号に接
続されているので、スキャンパステストに用いるシフト
レジスタのクロック信号のタイミング設計を容易にする
ことができる。
能な複数のフリップフロップ回路の直列接続でなるシフ
トレジスタ回路におけるノーマルモードとスキャンモー
ドの切り換え回路の構成が、セレクタ回路の一方の入力
はそのままノーマル信号に接続され、セレクタ回路の他
方の入力はラッチ回路を介してシフトレジスタ信号に接
続されているので、スキャンパステストに用いるシフト
レジスタのクロック信号のタイミング設計を容易にする
ことができる。
第１図は本発明の第１の実施例を示す回路図である。
第１図はスキャンパス構成可能な集積論理回路の一部を
示し、１００，１０１はスキャンパス構成可能なフリッ
プフロップ回路、１１０はノーマルモードとシフトレジ
スタモードを切り換えるためのセレクタ回路、１２０は
シフトレジスタモードにおいてシフトレジスタ信号をホ
ールドするラッチ回路であり、セレクタ回路１１０の一
方の入力端子はそのまま組合せ回路１７０でなる被測定
回路に接続され、セレクタ回路１１０の他方の入力端子
はラッチ回路１２０を介して前段のフリップフロップ回
路１００に接続されている。
示し、１００，１０１はスキャンパス構成可能なフリッ
プフロップ回路、１１０はノーマルモードとシフトレジ
スタモードを切り換えるためのセレクタ回路、１２０は
シフトレジスタモードにおいてシフトレジスタ信号をホ
ールドするラッチ回路であり、セレクタ回路１１０の一
方の入力端子はそのまま組合せ回路１７０でなる被測定
回路に接続され、セレクタ回路１１０の他方の入力端子
はラッチ回路１２０を介して前段のフリップフロップ回
路１００に接続されている。
１４０はスキャンパス切り換え信号、１５０はタロツク
信号１１６０はホールド信号をそれぞれ示し、スキャン
パス切り換え信号１４０はセレクタ回路１１０を、ホー
ルド信号１６０はラッチ回路１２０をそれぞれ制御して
いる。
信号１１６０はホールド信号をそれぞれ示し、スキャン
パス切り換え信号１４０はセレクタ回路１１０を、ホー
ルド信号１６０はラッチ回路１２０をそれぞれ制御して
いる。
かかる構成において、セレクタ回路１１０が組合せ回路
１７０でなる被測定回路からくる信号から、フリップフ
ロップ回路１００からくる信号すなわちシフトレジスタ
信号１３１に切り換えるタイミングより前にラッチ回路
１２０がホールドするように、スキャンパス切り換え信
号１４０とクロック信号１５０を定めることによって、
フリップフロップ回路１０１のクロック信号がフリップ
フロップ回路１００のクロック信号よりも速い場合でも
、フリップフロップ回路１００のクロック信号の入る前
の出力値をラッチ１２０が保持しているため、この信号
をフリップフロップ回路１０１のデータ端子によって取
りこむことができるため、シフトレジスタの動作は正常
に行なわれることになる。
１７０でなる被測定回路からくる信号から、フリップフ
ロップ回路１００からくる信号すなわちシフトレジスタ
信号１３１に切り換えるタイミングより前にラッチ回路
１２０がホールドするように、スキャンパス切り換え信
号１４０とクロック信号１５０を定めることによって、
フリップフロップ回路１０１のクロック信号がフリップ
フロップ回路１００のクロック信号よりも速い場合でも
、フリップフロップ回路１００のクロック信号の入る前
の出力値をラッチ１２０が保持しているため、この信号
をフリップフロップ回路１０１のデータ端子によって取
りこむことができるため、シフトレジスタの動作は正常
に行なわれることになる。
第２図は本発明の第２の実施例を示す回路図である。
第２図はスキャンパス構成可能な集積論理回路の一部を
示し、２００，２０１はスキャンパス構成可能なフリッ
プフロップ回路、２１０はセレクタ回路、２２０はラッ
チ回路であり、セレクタ回路２１０の切り換え信号とラ
ッチ回路２２０のホールド信号は切り換え回路２３０の
中で接続され、スキャンパス切り換え信号２４０に接続
されている。また２７０は組合せ回路でなる被測定回路
２５０はクロック信号をそれぞれ示す。
示し、２００，２０１はスキャンパス構成可能なフリッ
プフロップ回路、２１０はセレクタ回路、２２０はラッ
チ回路であり、セレクタ回路２１０の切り換え信号とラ
ッチ回路２２０のホールド信号は切り換え回路２３０の
中で接続され、スキャンパス切り換え信号２４０に接続
されている。また２７０は組合せ回路でなる被測定回路
２５０はクロック信号をそれぞれ示す。
かかる接続において第３図に示すタイミング図のように
、クロック信号よりも前にスキャンパス切り換え信号を
ノーマルモードに１度切り換えることによってラッチ回
路２２０はフリップフロップ回路２２０の出力信号をホ
ールドし、クロック信号２５０によってフリップフロッ
プ回路２０１はラッチ回路２２０の信号を取りこむこと
になり正常なシフトレジスタ動作を行うことができる。
、クロック信号よりも前にスキャンパス切り換え信号を
ノーマルモードに１度切り換えることによってラッチ回
路２２０はフリップフロップ回路２２０の出力信号をホ
ールドし、クロック信号２５０によってフリップフロッ
プ回路２０１はラッチ回路２２０の信号を取りこむこと
になり正常なシフトレジスタ動作を行うことができる。
なお、スキャンバス切り換え信号２４０をクロック信号
２５０より前に１度ノーマルモードにしても、被測定回
路は組合せ回路であるため、スキャンパス動作になんら
変化をおこすものでない。
２５０より前に１度ノーマルモードにしても、被測定回
路は組合せ回路であるため、スキャンパス動作になんら
変化をおこすものでない。
以上詳細に説明したように本発明の半導体集積論理回路
はスキャンパス構成可能なフリップフロップ回路を含む
半導体集積論理回路においてラッチ回路を含んだ簡易な
切り換え回路を使用することによって、従来、シフトレ
ジスタのクロック信号のタイミング設計が困難であった
ものが容易に設計できるという効果がある。
はスキャンパス構成可能なフリップフロップ回路を含む
半導体集積論理回路においてラッチ回路を含んだ簡易な
切り換え回路を使用することによって、従来、シフトレ
ジスタのクロック信号のタイミング設計が困難であった
ものが容易に設計できるという効果がある。
４００〜４０４・・・セレクタ回路、１２０，２２０・
・・ラッチ回路、１７０，２７０，４２０・・・組合せ
回路、４３０・・・スキャンパス切り換え端子、４４０
・・・スキャンイン端子、４５０・・・クロック端子、
４６０・・・スキャンアウト端子。
・・ラッチ回路、１７０，２７０，４２０・・・組合せ
回路、４３０・・・スキャンパス切り換え端子、４４０
・・・スキャンイン端子、４５０・・・クロック端子、
４６０・・・スキャンアウト端子。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は第２図の
タイミング図、第４図は従来の一例を示す回路図である
。 １００．１０１，２００，２０１，４１０〜４１４・・
・フリップフロップ回路、１１０，２１０゜１１、ｈ
′ｔ＞
本発明の第２の実施例を示す回路図、第３図は第２図の
タイミング図、第４図は従来の一例を示す回路図である
。 １００．１０１，２００，２０１，４１０〜４１４・・
・フリップフロップ回路、１１０，２１０゜１１、ｈ
′ｔ＞
Claims (1)
- スキャンパス構成の可能な複数のフリップフロップ回路
の直列接続でなるシフトレジスタ回路におけるノーマル
モードとスキャンモードの切り換え回路が、セレクタ回
路の一方の入力はそのままノーマル信号に接続され、セ
レクタ回路の他方の入力はラッチ回路を介してシフトレ
ジスタ信号に接続されていることを特徴とする半導体集
積論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246028A JPH0293736A (ja) | 1988-09-29 | 1988-09-29 | 半導体集積論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246028A JPH0293736A (ja) | 1988-09-29 | 1988-09-29 | 半導体集積論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0293736A true JPH0293736A (ja) | 1990-04-04 |
Family
ID=17142377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63246028A Pending JPH0293736A (ja) | 1988-09-29 | 1988-09-29 | 半導体集積論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0293736A (ja) |
-
1988
- 1988-09-29 JP JP63246028A patent/JPH0293736A/ja active Pending
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