JPH01239871A - Ｌｓｉのレイアウト方法 - Google Patents
Ｌｓｉのレイアウト方法Info
- Publication number
- JPH01239871A JPH01239871A JP6683088A JP6683088A JPH01239871A JP H01239871 A JPH01239871 A JP H01239871A JP 6683088 A JP6683088 A JP 6683088A JP 6683088 A JP6683088 A JP 6683088A JP H01239871 A JPH01239871 A JP H01239871A
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- Japan
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- cells
- cell
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- Pending
Links
- 238000000034 method Methods 0.000 title claims description 13
- 230000010354 integration Effects 0.000 abstract description 4
- 230000005764 inhibitory process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003750 conditioning effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
倉粟上ｑ程里立国
本発明はＬＳＩ開発支援システムにおいて用いられるＬ
ＳＩのレイアウト方法に関するものである。
ＳＩのレイアウト方法に関するものである。
従来の技術
ＬＳＩを開発設計する場合に、ゲートや機能のレヘルを
論理セルを形成する単位とするが、一方しイアウド情報
はポリセル、標準セル、ジェネレートセル等のセルによ
って管理する。
論理セルを形成する単位とするが、一方しイアウド情報
はポリセル、標準セル、ジェネレートセル等のセルによ
って管理する。
ところで、従来のレイアウト方法では自動配置配線を行
う場合に各セル内の一部、若しくは全部を配置配線の禁
止領域として設定しているためセル同士が重なり部分を
もつことはなかった。即ち、第４図に示すようにセル（
ｌａ） （ｌｂ）は長方形で管理されているが、この長
方形（セル）の中にはトランジスタが入っており、この
トランジスタが部分的に他の長方形（セル）内の異なる
トランジスタと重なることは設計上暇疵を作ることにな
るので、互いに他のセルの領域を犯さないように各セル
の端部には禁止領域（２ａ） （２ｂ）が設けられ、隣
接するセルの禁止領域に対し一定の距離（１）をもつと
いう条件が自動配置配線の際に付加される。この距離＜
ｉ）は例えば２ｎとか４μｍといったオーダである。
う場合に各セル内の一部、若しくは全部を配置配線の禁
止領域として設定しているためセル同士が重なり部分を
もつことはなかった。即ち、第４図に示すようにセル（
ｌａ） （ｌｂ）は長方形で管理されているが、この長
方形（セル）の中にはトランジスタが入っており、この
トランジスタが部分的に他の長方形（セル）内の異なる
トランジスタと重なることは設計上暇疵を作ることにな
るので、互いに他のセルの領域を犯さないように各セル
の端部には禁止領域（２ａ） （２ｂ）が設けられ、隣
接するセルの禁止領域に対し一定の距離（１）をもつと
いう条件が自動配置配線の際に付加される。この距離＜
ｉ）は例えば２ｎとか４μｍといったオーダである。
従って、第４図において、セル（１ａ）と（ｌｂ）はそ
の外枠において接しているが、セル（ｌａ） （ｌｂ）
の禁止領域（２ａ） （２ｂ）は、その枠よりも所定距
離だけ内側に配置され、これらの禁止領域（２ａ） （
２ｂ）が重なることはおろか、接することさえない。第
４図の例では共有可能な端部（３ａ） （４ａ）につい
ては他のセルと重なることはないが、接してもよいとい
う条件が付されているので、他のセルの共有端部（３ｂ
）（４ｂ）と互いに接している。これらの端部は電源供
給線（５）やアース線（６）の端部である。
の外枠において接しているが、セル（ｌａ） （ｌｂ）
の禁止領域（２ａ） （２ｂ）は、その枠よりも所定距
離だけ内側に配置され、これらの禁止領域（２ａ） （
２ｂ）が重なることはおろか、接することさえない。第
４図の例では共有可能な端部（３ａ） （４ａ）につい
ては他のセルと重なることはないが、接してもよいとい
う条件が付されているので、他のセルの共有端部（３ｂ
）（４ｂ）と互いに接している。これらの端部は電源供
給線（５）やアース線（６）の端部である。
、Ｏがｔしよ゛と るｉ
このように従来のレイアウト方法ではセル内の一部又は
全部を配置配線の禁止領域としてセルの一部を重ねて並
べることができないようになっているので、ＬＳＩの集
積度を図る上で支障を来していた。
全部を配置配線の禁止領域としてセルの一部を重ねて並
べることができないようになっているので、ＬＳＩの集
積度を図る上で支障を来していた。
本発明はこのような点に鑑みなされたものであって、Ｌ
ＳＩの集積度の向上が得られるＬ Ｓ’ Ｉのレイアウ
ト方法を提供することを目的とする。
ＳＩの集積度の向上が得られるＬ Ｓ’ Ｉのレイアウ
ト方法を提供することを目的とする。
課題を解決するための手段
上記の目的を達成するため本発明のレイアウト方法では
、自動配置によるセル内部のレイアウトを行う際に他の
セルと論理的に共有し得るノードを前記セルの端部に面
するように配置し、しかる後他のセルを含めた自動配置
配線において前記ノードが他のセルと共有できるか否か
を判断しながら共有できるものについては、その部分で
セル同士を重ねるようにしている。
、自動配置によるセル内部のレイアウトを行う際に他の
セルと論理的に共有し得るノードを前記セルの端部に面
するように配置し、しかる後他のセルを含めた自動配置
配線において前記ノードが他のセルと共有できるか否か
を判断しながら共有できるものについては、その部分で
セル同士を重ねるようにしている。
立−朋
このような方法によると、電源ノード、アースノード、
入出力ノードなど他のセルと共有しうるノードは例えば
長方形をしたセルの端部に面するように配置される。そ
して、これらのノードが実際に他のセルと論理的に共有
可能か否か判定されて、可能であれば他のセルとその部
分において重ねられる。このように、できる限りセル同
士の重なりをもつようにレイアウトされることにより、
一定のスペース内に多くの論理回路を形成できることに
なる。
入出力ノードなど他のセルと共有しうるノードは例えば
長方形をしたセルの端部に面するように配置される。そ
して、これらのノードが実際に他のセルと論理的に共有
可能か否か判定されて、可能であれば他のセルとその部
分において重ねられる。このように、できる限りセル同
士の重なりをもつようにレイアウトされることにより、
一定のスペース内に多くの論理回路を形成できることに
なる。
実施例
以下、図面を参照して本発明のレイアウト方法を説明す
る。第１図はセル内において第２図に示す如き３ＮＡＮ
Ｄ回路を形成するＣＭＯ３構成を示しており、ここで（
Ｖｏｏ）は電源ライン、 （ＧＮＤ）はアースラインを
示す。（Ｇ、）（Ｇ２）（Ｇ３）（Ｇｌ’）（ＧＺ”）
（Ｇ３’） は各トランジスタのゲートであり、ポリシ
リコンで形成されている。（ｓ＋）（ｓｚ） （Ｓ２）
（Ｓ、’）（ＳＺ’）（Ｓ３’）はソース、 （Ｄｒ
） （Ｄり （Ｉｈ） （ＤＩ”）（０２’＞（Ｄ３”
）はドレインを示す。（７）はコンタクトホールである
。前記ソース（Ｓｌ）（Ｓり （Ｓ３）は電源ライン（
ｖＤＤ）ニ結合され、（Ｓｌ’）（ＳＺ’）（Ｓ３’）
はアースライン（ＧＮＤ） に結合される。ドレイン（
Ｄ、）（Ｉｈ） ＜０３）（ＤＩｏ）（Ｄ２′）（［１
３’）は共通に結合されてＰ゛拡散領域（Ｐ゛）とＮ゛
拡散領域（Ｎ゛）から又は第１層メタル（８）を介して
出力端に接続される。
る。第１図はセル内において第２図に示す如き３ＮＡＮ
Ｄ回路を形成するＣＭＯ３構成を示しており、ここで（
Ｖｏｏ）は電源ライン、 （ＧＮＤ）はアースラインを
示す。（Ｇ、）（Ｇ２）（Ｇ３）（Ｇｌ’）（ＧＺ”）
（Ｇ３’） は各トランジスタのゲートであり、ポリシ
リコンで形成されている。（ｓ＋）（ｓｚ） （Ｓ２）
（Ｓ、’）（ＳＺ’）（Ｓ３’）はソース、 （Ｄｒ
） （Ｄり （Ｉｈ） （ＤＩ”）（０２’＞（Ｄ３”
）はドレインを示す。（７）はコンタクトホールである
。前記ソース（Ｓｌ）（Ｓり （Ｓ３）は電源ライン（
ｖＤＤ）ニ結合され、（Ｓｌ’）（ＳＺ’）（Ｓ３’）
はアースライン（ＧＮＤ） に結合される。ドレイン（
Ｄ、）（Ｉｈ） ＜０３）（ＤＩｏ）（Ｄ２′）（［１
３’）は共通に結合されてＰ゛拡散領域（Ｐ゛）とＮ゛
拡散領域（Ｎ゛）から又は第１層メタル（８）を介して
出力端に接続される。
さて、このような構成において、ソース（Ｓｌ）（ｓ
、 ’ ）を存するノードは他のセルのトランジスタと
共有しうるちのである。ＣＭＯ３を形成する２つのトラ
ンジスタのソースが電源ラインとアースラインにそれぞ
れ接続される若しくは接続されているノードは他のセル
にも存在しうるからである。
、 ’ ）を存するノードは他のセルのトランジスタと
共有しうるちのである。ＣＭＯ３を形成する２つのトラ
ンジスタのソースが電源ラインとアースラインにそれぞ
れ接続される若しくは接続されているノードは他のセル
にも存在しうるからである。
従って、各セルにおいて斯るノードを端部に面するよう
に予め配置しておけば、セル同士を部分的に重ねても論
理的に何ら不都合は生しない。尚、重ねる場合には第１
図において仮想線（９）で示すようにソース（Ｓｌ）（
Ｓ＋’）に関するコンタクトホール（７）を通るソース
の略中心を他のセルのソースの中心と合わせるように条
件付けを行うものとする。中途半端に重なると、製造上
好ましくない形状となるからである。尚、（−）は第１
図のセルが他のセルと重なることができる範囲を示す。
に予め配置しておけば、セル同士を部分的に重ねても論
理的に何ら不都合は生しない。尚、重ねる場合には第１
図において仮想線（９）で示すようにソース（Ｓｌ）（
Ｓ＋’）に関するコンタクトホール（７）を通るソース
の略中心を他のセルのソースの中心と合わせるように条
件付けを行うものとする。中途半端に重なると、製造上
好ましくない形状となるからである。尚、（−）は第１
図のセルが他のセルと重なることができる範囲を示す。
第１回は共有することができる構成を示す単なる１つの
例に過ぎず、他にも重ねることができるノードはありう
る。従って、本実施例では長方形のセル内の自動配置を
行う際に、他のセルと共有可能と考えられるノードをセ
ルの端部に面するように配置する。そして、各セル間の
接続を含む自動配置配線において、セルの端部に面して
配置されているノードが実際に隣接するノードの端部に
配置されたノードと論理的に共存可能か否かを判断しな
がら配置配線を行い、共有可能な場合にはセル同士をそ
の部分において重ねるようにする。
例に過ぎず、他にも重ねることができるノードはありう
る。従って、本実施例では長方形のセル内の自動配置を
行う際に、他のセルと共有可能と考えられるノードをセ
ルの端部に面するように配置する。そして、各セル間の
接続を含む自動配置配線において、セルの端部に面して
配置されているノードが実際に隣接するノードの端部に
配置されたノードと論理的に共存可能か否かを判断しな
がら配置配線を行い、共有可能な場合にはセル同士をそ
の部分において重ねるようにする。
第３図はそのようにして自動配置配線を終了した′後の
状態の要部を模式的に示しており、横一線に隣接された
第１．第２．第３セル（１０ａ） （１０ｂ） （１０
ｃ）において第１セル（１０ａ）と第２セル（ｌｏｂ）
の端部（１４ａ） （１４ｂ）にそれぞれ配置されたノ
ードは共有が可能で互いに重ねられている。（１１）は
その共有領域を示している。また、これに伴い電源ライ
ン（Ｖｎｎ＋）（Ｖｎｏｚ）と７−４ ライフ（ＧＮＤ
Ｉ）（ＧＮＤＺ） モ（−ｔＬぞれ第１セル（１０ａ）
と第２セル（１０ｂ）とで互いに重ね合わせられている
。しかし、第２セル（１０ｂ）と第３セル（１０ｃ）の
端部（１５ａ） （１５ｂ）に面して配置されたノード
は互いに共有不可能と判断され禁止領域（１２） （１
３）として扱われる。従って、この部分ではセル同士の
重なりはなく、電源ライン（ＶＤＤ２）（ＶＤＤ３）と
アースライフ （ＧＮＤｚ） （ＧＮＤ３）が共有端で
接続されているだけである。
状態の要部を模式的に示しており、横一線に隣接された
第１．第２．第３セル（１０ａ） （１０ｂ） （１０
ｃ）において第１セル（１０ａ）と第２セル（ｌｏｂ）
の端部（１４ａ） （１４ｂ）にそれぞれ配置されたノ
ードは共有が可能で互いに重ねられている。（１１）は
その共有領域を示している。また、これに伴い電源ライ
ン（Ｖｎｎ＋）（Ｖｎｏｚ）と７−４ ライフ（ＧＮＤ
Ｉ）（ＧＮＤＺ） モ（−ｔＬぞれ第１セル（１０ａ）
と第２セル（１０ｂ）とで互いに重ね合わせられている
。しかし、第２セル（１０ｂ）と第３セル（１０ｃ）の
端部（１５ａ） （１５ｂ）に面して配置されたノード
は互いに共有不可能と判断され禁止領域（１２） （１
３）として扱われる。従って、この部分ではセル同士の
重なりはなく、電源ライン（ＶＤＤ２）（ＶＤＤ３）と
アースライフ （ＧＮＤｚ） （ＧＮＤ３）が共有端で
接続されているだけである。
発明の効果
以上の通り、本発明によればチップ内に並べられるセル
が論理的に不都合が生じない部分で重なりを持つことが
許されるので、ＬＳＩの集積度が向上するという効果が
あり、ＬＳＩのレイアウト方法として極めて有用である
。
が論理的に不都合が生じない部分で重なりを持つことが
許されるので、ＬＳＩの集積度が向上するという効果が
あり、ＬＳＩのレイアウト方法として極めて有用である
。
第１図は本発明のレイアウト方法を実行できる論理回路
の構成例を示す図、第２図はその等価回路図、第３図は
本発明のレイアウト方法によってセルが重なり部分をも
つことを示す図である。第４図は従来のレイアウト方法
によるセル同士の関係を示す図である。 （１０ａ） （１０ｂ） （１０ｃ）−−セル。 （１１）−ｍ−共有領域（重なり部分）。 （１２） （１３）−・−禁止領域。 （１４ａ） （１４ｂ） （１５ａ） （１５ｂ） −
−一端部。
の構成例を示す図、第２図はその等価回路図、第３図は
本発明のレイアウト方法によってセルが重なり部分をも
つことを示す図である。第４図は従来のレイアウト方法
によるセル同士の関係を示す図である。 （１０ａ） （１０ｂ） （１０ｃ）−−セル。 （１１）−ｍ−共有領域（重なり部分）。 （１２） （１３）−・−禁止領域。 （１４ａ） （１４ｂ） （１５ａ） （１５ｂ） −
−一端部。
Claims (1)
- （１）自動配置によるセル内部のレイアウトを行う際に
他のセルと論理的に共有し得るノードを前記セルの端部
に面するように配置し、しかる後他のセルを含めた自動
配置配線において前記ノードが他のセルと共有できるか
否かを判断しながら共有できるものについては、その部
分でセル同士を重ねるようにしたことを特徴とするＬＳ
Ｉのレイアウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6683088A JPH01239871A (ja) | 1988-03-19 | 1988-03-19 | Ｌｓｉのレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6683088A JPH01239871A (ja) | 1988-03-19 | 1988-03-19 | Ｌｓｉのレイアウト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01239871A true JPH01239871A (ja) | 1989-09-25 |
Family
ID=13327145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6683088A Pending JPH01239871A (ja) | 1988-03-19 | 1988-03-19 | Ｌｓｉのレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01239871A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03222457A (ja) * | 1990-01-29 | 1991-10-01 | Matsushita Electric Ind Co Ltd | 標準セルおよび自動配置配線方法 |
| JP2007115747A (ja) * | 2005-10-18 | 2007-05-10 | Elpida Memory Inc | 半導体集積回路の設計方法及び設計装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6114734A (ja) * | 1984-06-29 | 1986-01-22 | Fujitsu Ltd | 半導体集積回路装置及びその製造方法 |
-
1988
- 1988-03-19 JP JP6683088A patent/JPH01239871A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6114734A (ja) * | 1984-06-29 | 1986-01-22 | Fujitsu Ltd | 半導体集積回路装置及びその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03222457A (ja) * | 1990-01-29 | 1991-10-01 | Matsushita Electric Ind Co Ltd | 標準セルおよび自動配置配線方法 |
| JP2007115747A (ja) * | 2005-10-18 | 2007-05-10 | Elpida Memory Inc | 半導体集積回路の設計方法及び設計装置 |
| US7698675B2 (en) | 2005-10-18 | 2010-04-13 | Elpida Memory, Inc. | Method and design system for semiconductor integrated circuit with a reduced placement area |
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