JPS6211240A - 半導体装置 - Google Patents
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- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置、特に第１の半導体ＩＣチップと
第２の半導体ＩＣチップを組合せて成る半導体装置に関
する。
第２の半導体ＩＣチップを組合せて成る半導体装置に関
する。
本発明は、例えばシリコンＩＣチップの如き第１の半導
体ＩＣチップと例えばガリウム砒素ＩＣチップの如き第
２の半導体ＩＣチップを組合せた半導体装置において、
第２の半導体ＩＣチップをフェースダウンボンディング
にて第１の半導体■Ｃチップ上にマウントすると共に、
第１の半導体ＩＣチップの第２の半導体ＩＣチップに対
応する部分には凹溝を形成することによって、ワイヤボ
ンディングの数を減し且つＩＣチップの小型を図り、更
に寄生容量を減すようにしたものである。
体ＩＣチップと例えばガリウム砒素ＩＣチップの如き第
２の半導体ＩＣチップを組合せた半導体装置において、
第２の半導体ＩＣチップをフェースダウンボンディング
にて第１の半導体■Ｃチップ上にマウントすると共に、
第１の半導体ＩＣチップの第２の半導体ＩＣチップに対
応する部分には凹溝を形成することによって、ワイヤボ
ンディングの数を減し且つＩＣチップの小型を図り、更
に寄生容量を減すようにしたものである。
ガリウム砒素ＩＣチップをシリコンＩＣチップ上にマウ
ントして同一パッケージ内に配して成る半導体装置が考
えられている。通常は第９図に示すようにシリコンＩＣ
チップ（１）にガリウム砒素ＩＣチップ（２）がフェー
スア・ノブの状態でマウントされ、両ＩＣチップ（１１
及び（２）間及び、シリコンＩＣチップ（１１とパンケ
ージ（Ｉ！！示せず）間が夫々ワイヤボンディングで接
続される。（３）及び（４）は夫々ボンディングバンド
部、（５）は金属細線である。
ントして同一パッケージ内に配して成る半導体装置が考
えられている。通常は第９図に示すようにシリコンＩＣ
チップ（１）にガリウム砒素ＩＣチップ（２）がフェー
スア・ノブの状態でマウントされ、両ＩＣチップ（１１
及び（２）間及び、シリコンＩＣチップ（１１とパンケ
ージ（Ｉ！！示せず）間が夫々ワイヤボンディングで接
続される。（３）及び（４）は夫々ボンディングバンド
部、（５）は金属細線である。
ところで、上述の構成はバッド部（４）の数が少ない内
はよいが、ガリウム砒素ＩＣチップが大規模化しパッド
部（４）が増加するにつれて連続工数が増し問題となる
。又、シリコンＩＣチップ（１）とガリウム砒素ＩＣチ
ップ（２）間の接続のためのパッド部（３）が占める面
積もパッド部（３）の数が増加するにつれて無視できな
くなる。
はよいが、ガリウム砒素ＩＣチップが大規模化しパッド
部（４）が増加するにつれて連続工数が増し問題となる
。又、シリコンＩＣチップ（１）とガリウム砒素ＩＣチ
ップ（２）間の接続のためのパッド部（３）が占める面
積もパッド部（３）の数が増加するにつれて無視できな
くなる。
本発明は、上述の問題点を改善し、さらに半導体ＩＣチ
ップ間の寄生容量を低減するように配慮した半導体装置
を提供するものである。
ップ間の寄生容量を低減するように配慮した半導体装置
を提供するものである。
本発明は、第１の半導体ＩＣチップ（１）上に第２のＩ
Ｃチップ（２）をフェースダウンボンディングにて実装
すると共に、第１の半導体ＩＣチップ（１）の第２′０
）半導体ＩＣチップ（２）と対応する部分には凹溝（７
）を形成する。これら互いに接続された第１及び第２の
半導体ＩＣチップ（１１及び（２）は同一のパッケージ
内に配し、第１の半導体ＩＣチップ（１１とパッケージ
間はワイヤボンディングで接続する。
Ｃチップ（２）をフェースダウンボンディングにて実装
すると共に、第１の半導体ＩＣチップ（１）の第２′０
）半導体ＩＣチップ（２）と対応する部分には凹溝（７
）を形成する。これら互いに接続された第１及び第２の
半導体ＩＣチップ（１１及び（２）は同一のパッケージ
内に配し、第１の半導体ＩＣチップ（１１とパッケージ
間はワイヤボンディングで接続する。
第１の半導体ＩＣチップ（１）は例えばシリコンＩＣチ
ップとし、第２の半導体ＩＣチップ（２）は例えばガリ
ウム砒素１ｃチツプとすることができる。
ップとし、第２の半導体ＩＣチップ（２）は例えばガリ
ウム砒素１ｃチツプとすることができる。
第１の半導体ＩＣチップ（１）上に第２の半導体ＩＣチ
ップ（２）がフェースダウンボンディングによって実装
されるため、ワイヤボンディングの数が減少する。同時
に第１の半導体ＩＣチップ（１）のパッド部（３）の占
有面積が減り、ＩＣチップの小型化が図れる。又、第１
の半導体ＩＣチップ（１１の第２の半導体ＩＣチップ（
２）に対応する部分に凹溝（７）が設けられているため
、両ＩＣチップ（１）及び（２）間における寄生容量が
小さくなる。
ップ（２）がフェースダウンボンディングによって実装
されるため、ワイヤボンディングの数が減少する。同時
に第１の半導体ＩＣチップ（１）のパッド部（３）の占
有面積が減り、ＩＣチップの小型化が図れる。又、第１
の半導体ＩＣチップ（１１の第２の半導体ＩＣチップ（
２）に対応する部分に凹溝（７）が設けられているため
、両ＩＣチップ（１）及び（２）間における寄生容量が
小さくなる。
以下、本発明による半導体装置の実施例を説明する。
第１図は本発明の基本的な実施例である。本例において
は、シリコンＩＣチップ（１）上に高速動作するガリウ
ム砒２ Ｉ Ｃチップ（２）を、互いのポンディングパ
ッド部（３）及び（４）が重り合うようにフェースダウ
ンボンディングによりマウントする。シリコンＩＣチッ
プ（１１の主面のガリウム砒素ＩＣチップ（２）と対応
する部分には凹溝（７）を形成する。シリコンＩＣチッ
プ（１）においてこの凹ｉ （７）の形成される部分は
本来素子が形成されないところである。
は、シリコンＩＣチップ（１）上に高速動作するガリウ
ム砒２ Ｉ Ｃチップ（２）を、互いのポンディングパ
ッド部（３）及び（４）が重り合うようにフェースダウ
ンボンディングによりマウントする。シリコンＩＣチッ
プ（１１の主面のガリウム砒素ＩＣチップ（２）と対応
する部分には凹溝（７）を形成する。シリコンＩＣチッ
プ（１）においてこの凹ｉ （７）の形成される部分は
本来素子が形成されないところである。
互いに接続された両ＩＣチップ（１）及び（２）は図示
せざるも同一のパッケージ内に配され、シリコンＩＣチ
ップ（１）のパッド部（３）とパッケージの電極部間は
ワイヤボンディングで即ち金属細線（５）を介して接続
される。
せざるも同一のパッケージ内に配され、シリコンＩＣチ
ップ（１）のパッド部（３）とパッケージの電極部間は
ワイヤボンディングで即ち金属細線（５）を介して接続
される。
このように、ガリウム砒素ＩＣチップ（２）がフェース
ダウンボンディングによってシリコンＩＣチップ（１１
にマウントされるので、ワイヤボンディングの数が半減
し、ボンディング作業を容易にすることができる。又、
パッド部（３１（４１の面積を小さくすることができ、
且つ両ＩＣチップ（１） （２）を接続するパッド部（
３１（４）は同じ位置に存在するのでシリコンＩＣチッ
プ（１）のパッド部（３）の占める面積は減り、シリコ
ンＩＣチップ面積を有効に利用できる。
ダウンボンディングによってシリコンＩＣチップ（１１
にマウントされるので、ワイヤボンディングの数が半減
し、ボンディング作業を容易にすることができる。又、
パッド部（３１（４１の面積を小さくすることができ、
且つ両ＩＣチップ（１） （２）を接続するパッド部（
３１（４）は同じ位置に存在するのでシリコンＩＣチッ
プ（１）のパッド部（３）の占める面積は減り、シリコ
ンＩＣチップ面積を有効に利用できる。
又、シリコンＩＣチップ＋１）のガリウム砒素ＩＣチッ
プ（２）と対応する部分に凹溝（７）が形成されるため
、ガリウム砒素ＩＣ側で影響を受けるシリコン基板とガ
リウム砒素ＩＣの配線間の寄生容量を可及的に小ならし
め得る。本構成はガリウム砒素ＩＣチップ（２）のパッ
ド部（４）の数が増加する程、効果が生ずる。
プ（２）と対応する部分に凹溝（７）が形成されるため
、ガリウム砒素ＩＣ側で影響を受けるシリコン基板とガ
リウム砒素ＩＣの配線間の寄生容量を可及的に小ならし
め得る。本構成はガリウム砒素ＩＣチップ（２）のパッ
ド部（４）の数が増加する程、効果が生ずる。
なお、ガリウム砒素ＩＣチップ（２）の裏面を接地する
必要があるときは、ガリウム砒素ＩＣチップ（２）の裏
面にワイヤボンディングすればよい。
必要があるときは、ガリウム砒素ＩＣチップ（２）の裏
面にワイヤボンディングすればよい。
第２図及び第３図は本発明の他の実施例である。
ガリウム砒素ＩＣの回路としてＤＣＦＬを除いては、は
とんど複数の電源電圧を必要としている。例えばＢＦＬ
では＋２．５ｖと−１，５Ｖテあり、５ＣＦＬでは−５
，ＯＶと−２，５Ｖである。しかし、ＩＣとしては単一
電源動作の方が扱い易くシリコンＩＣを使用する感覚で
ガリウム砒素ＩＣが扱えるようにする必要がある。又、
高速に動作するＩＣであればある程電源電圧は安定化さ
れている方が望ましい。又、Ｂ Ｆ Ｌ、 ５ＣＦＬ、
ＤＣＦＬなどの長所を生かすため、それらのゲートを
組み合せて使用する可能性は高い。
とんど複数の電源電圧を必要としている。例えばＢＦＬ
では＋２．５ｖと−１，５Ｖテあり、５ＣＦＬでは−５
，ＯＶと−２，５Ｖである。しかし、ＩＣとしては単一
電源動作の方が扱い易くシリコンＩＣを使用する感覚で
ガリウム砒素ＩＣが扱えるようにする必要がある。又、
高速に動作するＩＣであればある程電源電圧は安定化さ
れている方が望ましい。又、Ｂ Ｆ Ｌ、 ５ＣＦＬ、
ＤＣＦＬなどの長所を生かすため、それらのゲートを
組み合せて使用する可能性は高い。
その際は電圧の種類が３〜４種類に及ぶこともありうる
。多種の電源電圧を外部から供給することは余り好まし
くなく、少なくとも外部から供給する電圧は２種類に抑
えるべきであろう。斯る点に鑑みなされたのが、本実施
例である。
。多種の電源電圧を外部から供給することは余り好まし
くなく、少なくとも外部から供給する電圧は２種類に抑
えるべきであろう。斯る点に鑑みなされたのが、本実施
例である。
即ち、第２図に示すようにシリコン基板（８）にバイポ
ーラトランジスタ又はＭＯＳ）ランジスタで電源回路（
９）を形成してシリコンＩＣチップ（１）を構成し、こ
のシリコンＩＣチップ口）上に前述したと同様の構成を
もってガリウム砒素ＩＣチップ（２）をフェースダウン
ボンディングによりマウントする。
ーラトランジスタ又はＭＯＳ）ランジスタで電源回路（
９）を形成してシリコンＩＣチップ（１）を構成し、こ
のシリコンＩＣチップ口）上に前述したと同様の構成を
もってガリウム砒素ＩＣチップ（２）をフェースダウン
ボンディングによりマウントする。
そして、外部から供給する電圧を単−又は２種類までと
し、電源回路（９）でガリウム砒素ＩＣ用の電源電圧を
発生させてガリウム砒素ＩＣチップ（２）に供給するよ
うになす。そして、シリコンＩＣチップ（１）をパッケ
ージ（図示せず）に配しシリコンＩＣチップ（１）とパ
ッケージ間をワイヤボンディングする。電源回路として
は複数の電圧を発生するものが望ましく、電源は安定化
されている方が良い。
し、電源回路（９）でガリウム砒素ＩＣ用の電源電圧を
発生させてガリウム砒素ＩＣチップ（２）に供給するよ
うになす。そして、シリコンＩＣチップ（１）をパッケ
ージ（図示せず）に配しシリコンＩＣチップ（１）とパ
ッケージ間をワイヤボンディングする。電源回路として
は複数の電圧を発生するものが望ましく、電源は安定化
されている方が良い。
第３図に具体例を示す。シリコンＩＣを通常のＥＣＬ
（エミッタ・カップルド・ロジック）で構°成し、この
シリコンＩＣチップ（ｌ］ ニＶ ｉｉ＋ ＝ −５，
２Ｖを供給する。ガリウムＩＣチップ（２）はＤＣＦＬ
（ダイレクト・カップルド・ＦＥＴロジック）により
構成したものとし、Ｖｌｉｌから作り易い電源電圧：
−１，２ＶをＶＳＳとする。Ｖｏｏ＝ＯＶである。αω
はパッケージを示す。変則的な使い方であるが、これに
より見かけ上■■の単一電源で良いことになり、外部に
ガリウム砒素ＩＣ専用の電源電圧を作る必要がなくなる
。又、シリコンＩＣがＭＯＳトランジスタで構成されて
いる場合はＶｏｏ＝５．ＯＶからＤＣＦＬで構成された
ガリウム砒素ＩＣ用の電源電圧として！、２ｖを発生さ
せてガリウム砒素ＩＣに供給する。
（エミッタ・カップルド・ロジック）で構°成し、この
シリコンＩＣチップ（ｌ］ ニＶ ｉｉ＋ ＝ −５，
２Ｖを供給する。ガリウムＩＣチップ（２）はＤＣＦＬ
（ダイレクト・カップルド・ＦＥＴロジック）により
構成したものとし、Ｖｌｉｌから作り易い電源電圧：
−１，２ＶをＶＳＳとする。Ｖｏｏ＝ＯＶである。αω
はパッケージを示す。変則的な使い方であるが、これに
より見かけ上■■の単一電源で良いことになり、外部に
ガリウム砒素ＩＣ専用の電源電圧を作る必要がなくなる
。又、シリコンＩＣがＭＯＳトランジスタで構成されて
いる場合はＶｏｏ＝５．ＯＶからＤＣＦＬで構成された
ガリウム砒素ＩＣ用の電源電圧として！、２ｖを発生さ
せてガリウム砒素ＩＣに供給する。
尚、ガリウム砒素ＩＣを５ＣＦＬで構成する場合には基
準電圧が必要となるが、これをシリコンＩＣにて発生さ
せることもできる。
準電圧が必要となるが、これをシリコンＩＣにて発生さ
せることもできる。
このように、本実施例では、シリコンＩＣチップ（１）
において電源回路（９）を作り、複数の電圧を発生させ
、これをガリウム゛砒素ＩＣチップ（２）に供給するこ
とにより、外部から加える電源電圧の種類を少くするこ
とができ、例えばガリウム砒素ＩＣを見かけ上、単一電
源動作とすることができる。
において電源回路（９）を作り、複数の電圧を発生させ
、これをガリウム゛砒素ＩＣチップ（２）に供給するこ
とにより、外部から加える電源電圧の種類を少くするこ
とができ、例えばガリウム砒素ＩＣを見かけ上、単一電
源動作とすることができる。
又、これによりガリウム砒素ＩＣにおいては高速動作に
通した設計に専念でき、ガリウム砒素ＩＣの設計自由度
が増し、ガリウム砒素ＩＣ側への負担が軽減できる。又
、シリコンＩＣ１１１１において温度特性補償回路を利
用できるため、電源電圧の温度特性を小さくできる。又
、シリコンＩＣでつちかわれてきた電源回路を使用する
ことができるので、安定化された電圧を利用することが
可能となる。
通した設計に専念でき、ガリウム砒素ＩＣの設計自由度
が増し、ガリウム砒素ＩＣ側への負担が軽減できる。又
、シリコンＩＣ１１１１において温度特性補償回路を利
用できるため、電源電圧の温度特性を小さくできる。又
、シリコンＩＣでつちかわれてきた電源回路を使用する
ことができるので、安定化された電圧を利用することが
可能となる。
第４図及び第５図は本発明の他の実施例である。
本例はデジタル・シグナル・プロセッサに適用した場合
である。
である。
デジタル・シグナル・プロセッサに関しては音声帯域で
使用可能なものがシリコンＭＯ３技術を用いて試作され
ている。しかし現状では処理速度が遅いためビデオ帯域
での応用は不十分である。
使用可能なものがシリコンＭＯ３技術を用いて試作され
ている。しかし現状では処理速度が遅いためビデオ帯域
での応用は不十分である。
その原因となっているのは乗算器などの高速演算部の処
理速度である。シリコンＭＯ３技術では、かなり集積度
を上げることはできるが、速度的に不十分である。逆に
ガリウム砒素ＩＣでは処理速度を上げることはできるが
、集積度を上げて行くと歩留の低下を招きコスト高にな
る。又、一度パッケージの外に信号をひき出しシリコン
ＬＳＩとガリウム砒素ＩＣを接続して使用するのでは電
力が多く消費される割には高速化の度合が抑圧してしま
う。本実施例はこの点の改善を図ったものである。
理速度である。シリコンＭＯ３技術では、かなり集積度
を上げることはできるが、速度的に不十分である。逆に
ガリウム砒素ＩＣでは処理速度を上げることはできるが
、集積度を上げて行くと歩留の低下を招きコスト高にな
る。又、一度パッケージの外に信号をひき出しシリコン
ＬＳＩとガリウム砒素ＩＣを接続して使用するのでは電
力が多く消費される割には高速化の度合が抑圧してしま
う。本実施例はこの点の改善を図ったものである。
第４図はデジタル・シグナル・プロセッサの構成例のブ
ロック図を示す。同図において、（１１）は乗算器、加
減算器などの演算部、（１２）は演算用レジスタ、（１
３）はＸレジスタ、（１４）はＹレジスタ、（１５）は
ＲＡＭ、（１６）はメモリアドレスレジスタである。又
、（１７）はアドレスレジスタ、（１８）はデータレジ
スタ、（１９）はデータ用ＲＯＭ、（２０）はプログラ
ム用ＲＯＭ、（２１）は命令レジスタ、（２２）は入力
レジスタ、（２３）は出力レジスタ、（２４）は内部バ
スを示す。一般にこの様なデジタル・シグナル・プロセ
ッサにおいては乗算、加減算等の演算部（１１）が処理
速度を決めている場合が多い。したがって、演算部、そ
してＲＡＭ、ＲＯＭの速度向上がデジタル・シグナル・
プロセッサの高速化に直接つながることになる。しかし
、デジタル・シグナク・プロセッサは超ＬＳ１級の集積
度が要求されることもあり、ガリウム砒素のみでＩＣ化
することは極めて負担となる。
ロック図を示す。同図において、（１１）は乗算器、加
減算器などの演算部、（１２）は演算用レジスタ、（１
３）はＸレジスタ、（１４）はＹレジスタ、（１５）は
ＲＡＭ、（１６）はメモリアドレスレジスタである。又
、（１７）はアドレスレジスタ、（１８）はデータレジ
スタ、（１９）はデータ用ＲＯＭ、（２０）はプログラ
ム用ＲＯＭ、（２１）は命令レジスタ、（２２）は入力
レジスタ、（２３）は出力レジスタ、（２４）は内部バ
スを示す。一般にこの様なデジタル・シグナル・プロセ
ッサにおいては乗算、加減算等の演算部（１１）が処理
速度を決めている場合が多い。したがって、演算部、そ
してＲＡＭ、ＲＯＭの速度向上がデジタル・シグナル・
プロセッサの高速化に直接つながることになる。しかし
、デジタル・シグナク・プロセッサは超ＬＳ１級の集積
度が要求されることもあり、ガリウム砒素のみでＩＣ化
することは極めて負担となる。
従って、本例では、第５図に示すように、第４図の※で
示した乗算器等の演算部とＲＡＭ、ＲＯＭ等のメモリ部
をガリウム砒素ＩＣチップ（２ａ）及び（２ｂ）に受は
持たせ、他の制御部、レジスタ部及び入出力レジスタ部
をシリコンＩＣ（３１）。
示した乗算器等の演算部とＲＡＭ、ＲＯＭ等のメモリ部
をガリウム砒素ＩＣチップ（２ａ）及び（２ｂ）に受は
持たせ、他の制御部、レジスタ部及び入出力レジスタ部
をシリコンＩＣ（３１）。
（３２）及び（３３）に分担させて高速デジタル・シグ
ナル・プロセッサ（３４）を構成する。そして、この、
場合、ガリウム砒素ＩＣチップ（２ａ）及び（２ｂ）を
シリコンＩＣチップ（１）上に前述と同様の構成をもっ
てフェースダウンボンディングによりマウントする。
ナル・プロセッサ（３４）を構成する。そして、この、
場合、ガリウム砒素ＩＣチップ（２ａ）及び（２ｂ）を
シリコンＩＣチップ（１）上に前述と同様の構成をもっ
てフェースダウンボンディングによりマウントする。
この構成によれば、シリコンＬＳＩの高集積密度性とガ
リウム砒素ＩＣの低消費電力、高速性を融合させ、互い
の負担を軽減させた大規模高速デジタル・シグナル・プ
ロセッサを実現することができる。特にガリウム砒素Ｉ
Ｃをデジタル・シグナル・プロセッサにおけるーブロッ
クとして扱えるので設計上も楽になり、ガリウム砒素Ｉ
Ｃへの負担、例えば駆動しなければならない負荷も小さ
くすることができる。そして、本実施例のデジタル・シ
グナル・プロセッサ（３４）は、シリコンＩＣチップ（
１）上にガリウム砒素ＩＣチップ（２ａ）（２ｂ）をマ
ウントして構成されるので、シリコンＬＳＩとして扱う
ことができ、シリコンＬＳＩのシステムの中に容易に導
入することができる。
リウム砒素ＩＣの低消費電力、高速性を融合させ、互い
の負担を軽減させた大規模高速デジタル・シグナル・プ
ロセッサを実現することができる。特にガリウム砒素Ｉ
Ｃをデジタル・シグナル・プロセッサにおけるーブロッ
クとして扱えるので設計上も楽になり、ガリウム砒素Ｉ
Ｃへの負担、例えば駆動しなければならない負荷も小さ
くすることができる。そして、本実施例のデジタル・シ
グナル・プロセッサ（３４）は、シリコンＩＣチップ（
１）上にガリウム砒素ＩＣチップ（２ａ）（２ｂ）をマ
ウントして構成されるので、シリコンＬＳＩとして扱う
ことができ、シリコンＬＳＩのシステムの中に容易に導
入することができる。
第６図乃至第８図は本発明の他の実施例である。
従来のガリウム砒素ＩＣではＤＣＦＬで作成してもＢＦ
Ｌで作成してもＥＣＬレベルに合わせるためにはレベル
変換回路が必要である。このため、レベル変換用ＩＣが
必要となったり、ガリウム砒素ｒｃ内に５０Ω駆動用の
大型出カバソファ機能を持つ必要があったり、ガリウム
砒素ＩＣ側への負担が大きくなっているのが現状である
。しかし、出カバソファ回路については数１００ＭＨｚ
で動作することで十分なものに関してはガリウム砒素で
作る必要はなく、シリコンＥＣＬでも十分である。又、
レベル変換部を外側に持つとパッケージの外側に引き出
すたびにバッファ回路を必要とし、無駄な電力を消費す
る。
Ｌで作成してもＥＣＬレベルに合わせるためにはレベル
変換回路が必要である。このため、レベル変換用ＩＣが
必要となったり、ガリウム砒素ｒｃ内に５０Ω駆動用の
大型出カバソファ機能を持つ必要があったり、ガリウム
砒素ＩＣ側への負担が大きくなっているのが現状である
。しかし、出カバソファ回路については数１００ＭＨｚ
で動作することで十分なものに関してはガリウム砒素で
作る必要はなく、シリコンＥＣＬでも十分である。又、
レベル変換部を外側に持つとパッケージの外側に引き出
すたびにバッファ回路を必要とし、無駄な電力を消費す
る。
本実施例は、この様な点に鑑み、シリコンチップにＥＣ
Ｌレベルに合わせるためのレベル変換回路と５０Ω駆動
用のバッファ回路を作り、ガリウム砒素ＩＣとしては最
も適した論理レベルで動作させることを可能ならしめる
ようにしたものである。
Ｌレベルに合わせるためのレベル変換回路と５０Ω駆動
用のバッファ回路を作り、ガリウム砒素ＩＣとしては最
も適した論理レベルで動作させることを可能ならしめる
ようにしたものである。
即ち、第６図に示すようにシリコン基板（８）上にＥＣ
Ｌにて入カバソファとレベル変換回路を構成した入力部
のシリコンＩＣ（４１）及び出カバソファとレベル変換
回路を構成した出力部のシリコンＩＣ（４２）を形成し
てシリコンＩＣチップ（１）を構成する。このシリコン
ＩＣチップ（１）上にガリウム砒素特有のレベルで動作
するガリウム砒素ＩＣチップ（２）を互いのパッド部（
３）及び（４）が重り合うようにしてフェースダウンボ
ンディングによりマウントする。その後、ガリウム砒素
ＩＣチップ（２）を一体としたシリコンＩＣチップ（１
）をパッケージ内に配し、シリコンＩＣチップ（１）と
パッケージ間をワイヤボンディングで接続する。
Ｌにて入カバソファとレベル変換回路を構成した入力部
のシリコンＩＣ（４１）及び出カバソファとレベル変換
回路を構成した出力部のシリコンＩＣ（４２）を形成し
てシリコンＩＣチップ（１）を構成する。このシリコン
ＩＣチップ（１）上にガリウム砒素特有のレベルで動作
するガリウム砒素ＩＣチップ（２）を互いのパッド部（
３）及び（４）が重り合うようにしてフェースダウンボ
ンディングによりマウントする。その後、ガリウム砒素
ＩＣチップ（２）を一体としたシリコンＩＣチップ（１
）をパッケージ内に配し、シリコンＩＣチップ（１）と
パッケージ間をワイヤボンディングで接続する。
具体例を第７図及び第８図に示す。ガリウム砒素ＩＣ（
２）を今８×８ビット乗算器とする。このとき、入力１
６チヤンネル、出力１６チヤンネルが必要となる。そし
て、ガリウム砒素ＩＣ（２１をＤＧＰＬで構成し、電源
として−１，２Ｖ、ＯＶで動作させる。ガリウム砒素Ｉ
Ｃの論理レベルはＶＨ＝ＯＶ、ＶＬ＝ −１，０Ｖ程度
となり、第８ｖｇＵに示す如くシリコンＥＣＬＯ差動ア
ンプ（５１）の出力をガリウム砒素ＩＣ＋２）へ入力す
ることが可能となり、又ガリウム砒素ＩＣ（２）の出力
をシリコンＥＣＬにおけるエミッタフォロア一部（５２
）へ入力することが可能となる。
２）を今８×８ビット乗算器とする。このとき、入力１
６チヤンネル、出力１６チヤンネルが必要となる。そし
て、ガリウム砒素ＩＣ（２１をＤＧＰＬで構成し、電源
として−１，２Ｖ、ＯＶで動作させる。ガリウム砒素Ｉ
Ｃの論理レベルはＶＨ＝ＯＶ、ＶＬ＝ −１，０Ｖ程度
となり、第８ｖｇＵに示す如くシリコンＥＣＬＯ差動ア
ンプ（５１）の出力をガリウム砒素ＩＣ＋２）へ入力す
ることが可能となり、又ガリウム砒素ＩＣ（２）の出力
をシリコンＥＣＬにおけるエミッタフォロア一部（５２
）へ入力することが可能となる。
従って、特別な入出力バッファ、レベル変換回路を用い
ることなく、シリコンＥＣＬ・ＩＣとガリウム砒素ＩＣ
を接続することが可能となる。
ることなく、シリコンＥＣＬ・ＩＣとガリウム砒素ＩＣ
を接続することが可能となる。
このように本実施例ではガリウム砒素ＩＣを見かけ上シ
リコンＥＣＬ−ＩＣとみなせることができるため、非常
に扱い易い。そして、シリコンＩＣにレベル変換とバッ
ファ機能を持たせ、ガリウム砒素ＩＣでは高速演算機能
に専念することができる。また無駄な電力を消去しなく
てすむ。又、本質的に高速動作する部分のみ、ガリウム
砒素ＩＣで構成できるので、ガリウム砒素ＩＣのベレッ
トサイズを小さくでき経済的である。
リコンＥＣＬ−ＩＣとみなせることができるため、非常
に扱い易い。そして、シリコンＩＣにレベル変換とバッ
ファ機能を持たせ、ガリウム砒素ＩＣでは高速演算機能
に専念することができる。また無駄な電力を消去しなく
てすむ。又、本質的に高速動作する部分のみ、ガリウム
砒素ＩＣで構成できるので、ガリウム砒素ＩＣのベレッ
トサイズを小さくでき経済的である。
本発明によれば、第１の半導体ＩＣチップと第２の半導
体ＩＣチップの組合せによる半導体装置において、第１
の半導体ＩＣチップ上に第２の半導体ＩＣチップをフェ
ースダウンボンディングによってマウントしたことによ
り、ワイヤボンディングの数が大幅に減りボンディング
作業を容易にする。しかも第１の半導体ＩＣチップ側で
はポンディングパッド部により無駄な領域が減るために
チップ面積を有効に利用でき、チップの小型化が可能と
なる。さらに、第１の半導体ＩＣチップの第２の半導体
ＩＣチップに対応した部分に凹溝が設けられていること
により、第２の半導体ＩＣチップ側で影響を受ける両Ｉ
Ｃチップ間の寄生容量を可及的に小さくすることができ
る。従って、特にシリコンＩＣチップとガリウム砒素Ｉ
Ｃチップの組合せによる高速ＩＣに通用して好適である
。
体ＩＣチップの組合せによる半導体装置において、第１
の半導体ＩＣチップ上に第２の半導体ＩＣチップをフェ
ースダウンボンディングによってマウントしたことによ
り、ワイヤボンディングの数が大幅に減りボンディング
作業を容易にする。しかも第１の半導体ＩＣチップ側で
はポンディングパッド部により無駄な領域が減るために
チップ面積を有効に利用でき、チップの小型化が可能と
なる。さらに、第１の半導体ＩＣチップの第２の半導体
ＩＣチップに対応した部分に凹溝が設けられていること
により、第２の半導体ＩＣチップ側で影響を受ける両Ｉ
Ｃチップ間の寄生容量を可及的に小さくすることができ
る。従って、特にシリコンＩＣチップとガリウム砒素Ｉ
Ｃチップの組合せによる高速ＩＣに通用して好適である
。
第１図は本発明による半導体装置の基本的な実施例を示
す断面図、第２図及び第３図は本発明の他の実施例を示
す斜視図及びそのブロック図、第４図及び第５図は本発
明をデジタル・シグナル・プロセッサに適用した場合の
他の実施例を示すブロック図及び斜視図、第６図乃至第
８図は本発明の他の実施例を示す斜視図、ブロック図及
び具体回路図、第９図は従来の半導体装置の例を示す断
面図である。 （１１はシリコンＩＣチップ、（２）はガリウム砒素Ｉ
Ｃチップ、（３１（４１はポンディングパッド部、（５
）は金属細線、（７）は凹溝である。 革専イ４−＃を置の４＋有１０ 第２図 幕埠イ牛装置のプローｙ’７図 第３図 半キイキ装置のｆ４半足図 第５図 テ１シ゛タルシゲ子ルデｏｔッサの７′Ｏ，ｙ７図第４
図 孝壽Ｉ奮１屹置の’１４Ｉ見図 第６図 ￥導イネ装置のブｂ・ソゲ図 第７図 入り却 出力部 要１１５１１ＩＩ！１蹄回 第８図
す断面図、第２図及び第３図は本発明の他の実施例を示
す斜視図及びそのブロック図、第４図及び第５図は本発
明をデジタル・シグナル・プロセッサに適用した場合の
他の実施例を示すブロック図及び斜視図、第６図乃至第
８図は本発明の他の実施例を示す斜視図、ブロック図及
び具体回路図、第９図は従来の半導体装置の例を示す断
面図である。 （１１はシリコンＩＣチップ、（２）はガリウム砒素Ｉ
Ｃチップ、（３１（４１はポンディングパッド部、（５
）は金属細線、（７）は凹溝である。 革専イ４−＃を置の４＋有１０ 第２図 幕埠イ牛装置のプローｙ’７図 第３図 半キイキ装置のｆ４半足図 第５図 テ１シ゛タルシゲ子ルデｏｔッサの７′Ｏ，ｙ７図第４
図 孝壽Ｉ奮１屹置の’１４Ｉ見図 第６図 ￥導イネ装置のブｂ・ソゲ図 第７図 入り却 出力部 要１１５１１ＩＩ！１蹄回 第８図
Claims (1)
- 第１の半導体ＩＣチップ上に第２の半導体ＩＣチップが
フェースダウンボンディングにて実装され、前記第１の
半導体ＩＣチップの前記第２の半導体ＩＣチップに対応
する部分に凹溝が形成されて成る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150422A JPS6211240A (ja) | 1985-07-09 | 1985-07-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150422A JPS6211240A (ja) | 1985-07-09 | 1985-07-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6211240A true JPS6211240A (ja) | 1987-01-20 |
Family
ID=15496591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60150422A Pending JPS6211240A (ja) | 1985-07-09 | 1985-07-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6211240A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4957882A (en) * | 1988-11-25 | 1990-09-18 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing semiconductor device |
| WO1999028971A1 (de) * | 1997-05-15 | 1999-06-10 | Cis Institut Für Mikrosensorik | Elektronisches hybrid-bauelement und verfahren zu seiner herstellung |
-
1985
- 1985-07-09 JP JP60150422A patent/JPS6211240A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4957882A (en) * | 1988-11-25 | 1990-09-18 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing semiconductor device |
| WO1999028971A1 (de) * | 1997-05-15 | 1999-06-10 | Cis Institut Für Mikrosensorik | Elektronisches hybrid-bauelement und verfahren zu seiner herstellung |
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