JPS60165117A - Ｃｍｏｓ出力回路 - Google Patents
Ｃｍｏｓ出力回路Info
- Publication number
- JPS60165117A JPS60165117A JP59021096A JP2109684A JPS60165117A JP S60165117 A JPS60165117 A JP S60165117A JP 59021096 A JP59021096 A JP 59021096A JP 2109684 A JP2109684 A JP 2109684A JP S60165117 A JPS60165117 A JP S60165117A
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- JP
- Japan
- Prior art keywords
- circuit
- output
- level
- input
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はＣＭＯ８（相補型ＭＯ８）半導体集積回路に用
いられるＣＭＯ８出力回路に関する。
いられるＣＭＯ８出力回路に関する。
（従来技術）
第１図は従来のＣＭＯ８出力回路の一例を示す回路図％
第３図はその動作タイミノグチヤードである。
第３図はその動作タイミノグチヤードである。
第１図において、ＰチャネルＭＯ８トランジスタ（以下
、ＰＭＯ８Ｔという。）ＱＰが、電源端子２と出力端子
３間に接続され、ＮチャネルＭＯＳトランジスタ（以１
：′、ＮＭＯ８Ｔという。） Ｑ Ｎが出力端子３と接
地端子４間に接続され、それぞれのゲートは共通接続さ
れて、インバータｌを介して出力データ信号りが入力さ
れる。なお図においてＯはインバータｌの出力でおる。
、ＰＭＯ８Ｔという。）ＱＰが、電源端子２と出力端子
３間に接続され、ＮチャネルＭＯＳトランジスタ（以１
：′、ＮＭＯ８Ｔという。） Ｑ Ｎが出力端子３と接
地端子４間に接続され、それぞれのゲートは共通接続さ
れて、インバータｌを介して出力データ信号りが入力さ
れる。なお図においてＯはインバータｌの出力でおる。
この従来例の回路においては、第３図に示すように、出
力データ信号りが０”レベルから″′１″レベルへ、又
″ｌ″レベルから０”レベルに変わるときに、ＰＭＯ８
’ｌ’ＱＰとＮＭＯ８ＴＱＮとが同時に導通状態となる
時間ｔ。Ｎが存在し、その間Ｖこ電源端子２と接地端子
４間に大きな貫通電流Ｉ、が流れる。
力データ信号りが０”レベルから″′１″レベルへ、又
″ｌ″レベルから０”レベルに変わるときに、ＰＭＯ８
’ｌ’ＱＰとＮＭＯ８ＴＱＮとが同時に導通状態となる
時間ｔ。Ｎが存在し、その間Ｖこ電源端子２と接地端子
４間に大きな貫通電流Ｉ、が流れる。
第２図は従来のＣＭＯ８出力回路の他の例を示す回路図
である。本従来例は、第１図の回路におけるインバータ
１の代りに、ＰＭＯ８ＴＱ、のゲートと出力データ信号
り間に出力制御信号ＯＥを一人力とする２人力ＮＡＮＤ
回路５と、ＮＭＯ８ＴＱＮのゲートと出力データ信号り
間に出力信号ＯＥの反転された出力信号ＯＢを一人力と
する２人力ＮＯＲ回路６とをそれぞれ接続したものであ
る。
である。本従来例は、第１図の回路におけるインバータ
１の代りに、ＰＭＯ８ＴＱ、のゲートと出力データ信号
り間に出力制御信号ＯＥを一人力とする２人力ＮＡＮＤ
回路５と、ＮＭＯ８ＴＱＮのゲートと出力データ信号り
間に出力信号ＯＥの反転された出力信号ＯＢを一人力と
する２人力ＮＯＲ回路６とをそれぞれ接続したものであ
る。
この従来例の回路においてもその動作タイミングチャー
トは第３図と同様で、貫通電流■１が流れることは変り
ない。
トは第３図と同様で、貫通電流■１が流れることは変り
ない。
従来、この貫通電流Ｉｔ′（ｌｌ−防止する回路として
、ＮＡＮＤ回路２ 、ＮＯＲ回路３の立上り、立下りを
制御して、出力ＯＨとＯＬに時間的余裕を持たすものが
あるが、この場合には余分な時間的余裕のため回路の動
作速度が低下するという問題点がある。
、ＮＡＮＤ回路２ 、ＮＯＲ回路３の立上り、立下りを
制御して、出力ＯＨとＯＬに時間的余裕を持たすものが
あるが、この場合には余分な時間的余裕のため回路の動
作速度が低下するという問題点がある。
一方、最近における半導体集積回路の大容量化。
高速化、低消費電力化が進んでいるが、出力回路に対す
る要求は緩和されることなく、かえって厳しくなってお
り、よって前記貫通電流がノイズ。
る要求は緩和されることなく、かえって厳しくなってお
り、よって前記貫通電流がノイズ。
誤動作の原因として重要問題点となってきた。
（発明の目的）
本発明の目的は、上記問題点を解消することにより、余
分な時間的遅れなしに貫通電流を低減し、高速でかつ安
定に動作するところのＣＭＯ８出力回路を提供すること
にある。
分な時間的遅れなしに貫通電流を低減し、高速でかつ安
定に動作するところのＣＭＯ８出力回路を提供すること
にある。
（発明の構成）
本発明のＣＭＯ８出力回路は、電源端子と出力端子間に
接続されたＰチャネルＭＯ８）ランジスタと、前記出力
端子と接地端子間に接続されたＮチャネルＭＯＳトラン
ジスタと、出力が前記ＰチャネルＭＯ８トランジスタの
ゲートに一つの入力が出力データ信号にそれぞれ接続さ
れた多入力ＮＡＮＤ回路と、出力が前記ＮチャネルＭＯ
Ｓトランジスタのゲートに一つの入力が前記出力データ
信号にそれぞれ接続された多入力ＮＯＲ回路と、前記Ｎ
ＡＮＤ回路の出力と前記ＮｏＦＬ回路の他の一つの入力
間に接続された第１のインノく一夕回路と、前記ＮＯＲ
回路の出力と前記ＮＡＮＤ回路の他の一つの入力間に接
続された第２のインノく一タ回路とを含むことから構成
される。
接続されたＰチャネルＭＯ８）ランジスタと、前記出力
端子と接地端子間に接続されたＮチャネルＭＯＳトラン
ジスタと、出力が前記ＰチャネルＭＯ８トランジスタの
ゲートに一つの入力が出力データ信号にそれぞれ接続さ
れた多入力ＮＡＮＤ回路と、出力が前記ＮチャネルＭＯ
Ｓトランジスタのゲートに一つの入力が前記出力データ
信号にそれぞれ接続された多入力ＮＯＲ回路と、前記Ｎ
ＡＮＤ回路の出力と前記ＮｏＦＬ回路の他の一つの入力
間に接続された第１のインノく一夕回路と、前記ＮＯＲ
回路の出力と前記ＮＡＮＤ回路の他の一つの入力間に接
続された第２のインノく一タ回路とを含むことから構成
される。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。
。
第４図は本発明の第１の実施例を示す回路図である。
本実施例は、電源端子２と出力端子３間に接続されたＰ
ＭＯ８’ｌ’Ｑｐ と、出力端子３と接地端子４間に接
続されたＮＭＯ８ＴＱＮ と、出力がＰＭＯ８ＴＱｐの
ゲートに一つの入力ｄ（ＩＢカデータ信号りにそれぞれ
接続された２人力ＮＡＮＤ回路７と、出力がＮＭＯ８Ｔ
ＱＮのゲートに一つの入力が出力データ信号りにそれぞ
れ接続された２人力Ｎ ＯＲ回路８と、ＮＡＮＤ回路７
の出力とＮＯＲ回路８の他の一つの入力間に接続された
第１のインノ（−夕回路９と、ＮＯＲ回路８の出力とＮ
ＡＮＤ回路７の他の一つの入力間に接続された第２のイ
ンノ（−夕回路１０とを含むことから構成される。
ＭＯ８’ｌ’Ｑｐ と、出力端子３と接地端子４間に接
続されたＮＭＯ８ＴＱＮ と、出力がＰＭＯ８ＴＱｐの
ゲートに一つの入力ｄ（ＩＢカデータ信号りにそれぞれ
接続された２人力ＮＡＮＤ回路７と、出力がＮＭＯ８Ｔ
ＱＮのゲートに一つの入力が出力データ信号りにそれぞ
れ接続された２人力Ｎ ＯＲ回路８と、ＮＡＮＤ回路７
の出力とＮＯＲ回路８の他の一つの入力間に接続された
第１のインノ（−夕回路９と、ＮＯＲ回路８の出力とＮ
ＡＮＤ回路７の他の一つの入力間に接続された第２のイ
ンノ（−夕回路１０とを含むことから構成される。
次に、本実施例の動作を第６図に示す動作タイミノグチ
ヤードを参照して説明する。
ヤードを参照して説明する。
第６図に示すように、出力データ信号りが″０″ルベル
から１１″ルベルへ変化したと＠、ＮＯＲ回路８の出力
ＯＬは” １ ”レベルから”Ｏ″″″レベル化し、そ
の反転出力ＯＬが″′０′″レベルから１”ルベルへ変
化し、この出力ＯＬと先の出力データ信号りを受けてＮ
ＡＮＤ回路７の出力ＯＨが″′１″レベルから′０”レ
ベルへ変化する。すなわち、ＮＯＲ回路８の出力ＯＬの
１′”レベルから１０″レベルへの変化後、ＮＡＮＤ回
路７の出力ＯＨが＋１′ルベルカラ″０″ルベルへ変化
スルタメ、ＰＭＯ８ＴＱＰ、！＝ＮＭＯ８ＴＱＮ（７）
同時導通状態がなくなり貫通電流Ｉｔはほとんど流れな
くなる。更に、特に余分の時間的遅れを持たせることも
必要ないので、従来のように動作速度を低下させること
もない。なお、出力データ信号りが″１′ルベルから０
”レベルへ変化するときも同様である。
から１１″ルベルへ変化したと＠、ＮＯＲ回路８の出力
ＯＬは” １ ”レベルから”Ｏ″″″レベル化し、そ
の反転出力ＯＬが″′０′″レベルから１”ルベルへ変
化し、この出力ＯＬと先の出力データ信号りを受けてＮ
ＡＮＤ回路７の出力ＯＨが″′１″レベルから′０”レ
ベルへ変化する。すなわち、ＮＯＲ回路８の出力ＯＬの
１′”レベルから１０″レベルへの変化後、ＮＡＮＤ回
路７の出力ＯＨが＋１′ルベルカラ″０″ルベルへ変化
スルタメ、ＰＭＯ８ＴＱＰ、！＝ＮＭＯ８ＴＱＮ（７）
同時導通状態がなくなり貫通電流Ｉｔはほとんど流れな
くなる。更に、特に余分の時間的遅れを持たせることも
必要ないので、従来のように動作速度を低下させること
もない。なお、出力データ信号りが″１′ルベルから０
”レベルへ変化するときも同様である。
第５図は本発明の第２の実施例の回路図である。
路において、２人力ＮＡＮＤ回路７０代わりに一つの入
力が出力制御信号ＯＥに接続された３人力ＮＡＮＤ回路
７′を、２人力ＮＯＲ回路８の代わりに一つの入力が出
力制御信号ＯＥに接続された３人力Ｎ ＯＲ回路８′を
それぞれ用いたものである。
力が出力制御信号ＯＥに接続された３人力ＮＡＮＤ回路
７′を、２人力ＮＯＲ回路８の代わりに一つの入力が出
力制御信号ＯＥに接続された３人力Ｎ ＯＲ回路８′を
それぞれ用いたものである。
従って、本実施例の動作は、第１の実施例と同様で、第
６図の動作タイミノグチヤードに示すように、貫通電流
■ｔはほとんど流れない。
６図の動作タイミノグチヤードに示すように、貫通電流
■ｔはほとんど流れない。
なお、以上の説明はＭＯＳトランジスタについて行なっ
たけれども、より一般的には絶縁ゲート型電界効果トラ
ンジスタについても同様である。
たけれども、より一般的には絶縁ゲート型電界効果トラ
ンジスタについても同様である。
（発明の効果）
以上、詳細に説明したとおり、本発明のＣＭＯ８出力回
路は、上記の回路構成を用いるので、ＣＭＯ８出力回路
における出力データ信号のレベル変化時の貫通電流を、
余分な時間遅れを持たせることなく、除去できる効果が
ある。
路は、上記の回路構成を用いるので、ＣＭＯ８出力回路
における出力データ信号のレベル変化時の貫通電流を、
余分な時間遅れを持たせることなく、除去できる効果が
ある。
第１図及び第２図はそれぞれ従来の一例のＣＭＯ８出力
回路を示す回路図、第３図はその動作タイミノグチヤー
ド、第４図及び第５図はそれぞれ本発明の第１の実施例
及び第２の実施例を示す回路図。 第６図はその動作タイミングチャートである。 １・・・・・・インバータ、２，２・・・・・・電源端
子、３・・・・・・出力端子、４・・・・・・接地端子
、訃・・・・・ＮＡＮＤ回路、６・・・・・・ＮＯＲ回
路％７．７′・・・・・・ＮＡＮＤ回路、８．８′・・
・・・・ＮＯＲ回路、９．１０・・・・・・インバータ
回路、Ｄ・・・・・・出力データ信号ｓ ’ｔ・・・・
・・貫通電流、０．ＯＨ，ＯＬ、ＯＨ，ＯＨ・・・・・
・出力、ＯＥ。 ＯＥ・・・・・・出力制御信号＆ＱＰ・・・・・・Ｐチ
ャネルｊＭＯ８トランジスタｂＱＮ・・・・・・Ｎチャ
ネル、ｄＭＯＳトランジスタ。 ′＼ １−１（支） を２絽 Ｙ一つ侶 を２函
回路を示す回路図、第３図はその動作タイミノグチヤー
ド、第４図及び第５図はそれぞれ本発明の第１の実施例
及び第２の実施例を示す回路図。 第６図はその動作タイミングチャートである。 １・・・・・・インバータ、２，２・・・・・・電源端
子、３・・・・・・出力端子、４・・・・・・接地端子
、訃・・・・・ＮＡＮＤ回路、６・・・・・・ＮＯＲ回
路％７．７′・・・・・・ＮＡＮＤ回路、８．８′・・
・・・・ＮＯＲ回路、９．１０・・・・・・インバータ
回路、Ｄ・・・・・・出力データ信号ｓ ’ｔ・・・・
・・貫通電流、０．ＯＨ，ＯＬ、ＯＨ，ＯＨ・・・・・
・出力、ＯＥ。 ＯＥ・・・・・・出力制御信号＆ＱＰ・・・・・・Ｐチ
ャネルｊＭＯ８トランジスタｂＱＮ・・・・・・Ｎチャ
ネル、ｄＭＯＳトランジスタ。 ′＼ １−１（支） を２絽 Ｙ一つ侶 を２函
Claims (1)
- 電源端子と出力端子間に接続されたＰチャネルＭＯ８ト
ランジスタと、前記出力端子と接地端子間に接続された
ＮチャネルＭＯ８トランジスタと、出力が前記Ｐチャネ
ルＭＯ８）ランジスタのゲートに一つの入力が出力デー
タ信号にそれぞれ接続された多大力ＮＡＮＤ回路と、出
力が前記ＮチャネルＭＯ８トランジスタのゲートに一つ
の入力が前記出力データ信号にそれぞれ接続された多大
力ＮＯＲ回路と、前記ＮＡＮＤ回路の出力と前記ＮＯＲ
回路の他の一つの入力間に接続された第１のインバータ
回路と、前記ＮＯＲ回路の出力と前記ＮＡＮＩ）回路の
他の一つの入力間に接続された第２のインバータ回路と
を含むことを特徴とするＣＭＯ８出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59021096A JPS60165117A (ja) | 1984-02-08 | 1984-02-08 | Ｃｍｏｓ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59021096A JPS60165117A (ja) | 1984-02-08 | 1984-02-08 | Ｃｍｏｓ出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60165117A true JPS60165117A (ja) | 1985-08-28 |
Family
ID=12045338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59021096A Pending JPS60165117A (ja) | 1984-02-08 | 1984-02-08 | Ｃｍｏｓ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60165117A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0370429U (ja) * | 1989-11-10 | 1991-07-15 | ||
| EP0449251A2 (en) * | 1990-03-30 | 1991-10-02 | Kabushiki Kaisha Toshiba | Output circuit |
| US5121011A (en) * | 1990-05-31 | 1992-06-09 | Fujitsu Limited | Driver circuit for driving an analog device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5612128A (en) * | 1979-07-12 | 1981-02-06 | Toshiba Corp | Cmos buffer circuit |
| JPS60142620A (ja) * | 1983-12-28 | 1985-07-27 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
-
1984
- 1984-02-08 JP JP59021096A patent/JPS60165117A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5612128A (en) * | 1979-07-12 | 1981-02-06 | Toshiba Corp | Cmos buffer circuit |
| JPS60142620A (ja) * | 1983-12-28 | 1985-07-27 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0370429U (ja) * | 1989-11-10 | 1991-07-15 | ||
| EP0449251A2 (en) * | 1990-03-30 | 1991-10-02 | Kabushiki Kaisha Toshiba | Output circuit |
| US5166558A (en) * | 1990-03-30 | 1992-11-24 | Kabushiki Kaisha Toshiba | Cmos ecl/ttl output circuit |
| US5121011A (en) * | 1990-05-31 | 1992-06-09 | Fujitsu Limited | Driver circuit for driving an analog device |
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