JPS6360625A - ３ステ−ト付相補型ｍｏｓ集積回路 - Google Patents
３ステ−ト付相補型ｍｏｓ集積回路Info
- Publication number
- JPS6360625A JPS6360625A JP61204262A JP20426286A JPS6360625A JP S6360625 A JPS6360625 A JP S6360625A JP 61204262 A JP61204262 A JP 61204262A JP 20426286 A JP20426286 A JP 20426286A JP S6360625 A JPS6360625 A JP S6360625A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- output
- channel mos
- gate
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000295 complement effect Effects 0.000 title claims description 11
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、３ステ一ト付相補型ＭＯ３集積回路に関し
、特に高速化を図る等の理由で出力回路のドライブ能力
を大きく設定した場合でも、スイッチング時のノイズの
発生を低減できるものに関する。
、特に高速化を図る等の理由で出力回路のドライブ能力
を大きく設定した場合でも、スイッチング時のノイズの
発生を低減できるものに関する。
第５図は従来の３ステート付相補型ＭＯＳ集積回路を示
す図である。第５図において、ｌは入力端子、２は出力
端子、３は■ｃｃの電圧が供給される電源端子（第１電
源）、４はＧＮＤ端子（第２電源）、５は第１の制御信
号φが入力される制御入力、６は第２の制御信号φが入
力される制御入力、ＰＬ、Ｐ２．Ｐ３およびＰ４はｐチ
ャネルＭＯＳトランジスタ、Ｎ１．Ｎ２．Ｎ３およびＮ
４はｎチャネルＭＯＳトランジスタであり、９はトラン
ジスタＰ２．Ｐ３からなる第１の並列トランジスタ回路
、１０はトランジスタＮ２．Ｎ３からなる第２の並列ト
ランジスタ回路、８はトランジスタＰ４．Ｎ４からなる
第１のアナログスイッチ、１１は第１．第２の並列トラ
ンジスタ回路９．１０及び第１のアナログスイッチ８か
らなる前段回路％１２はトランジスタＰ１．Ｎ１からな
る出力回路である。
す図である。第５図において、ｌは入力端子、２は出力
端子、３は■ｃｃの電圧が供給される電源端子（第１電
源）、４はＧＮＤ端子（第２電源）、５は第１の制御信
号φが入力される制御入力、６は第２の制御信号φが入
力される制御入力、ＰＬ、Ｐ２．Ｐ３およびＰ４はｐチ
ャネルＭＯＳトランジスタ、Ｎ１．Ｎ２．Ｎ３およびＮ
４はｎチャネルＭＯＳトランジスタであり、９はトラン
ジスタＰ２．Ｐ３からなる第１の並列トランジスタ回路
、１０はトランジスタＮ２．Ｎ３からなる第２の並列ト
ランジスタ回路、８はトランジスタＰ４．Ｎ４からなる
第１のアナログスイッチ、１１は第１．第２の並列トラ
ンジスタ回路９．１０及び第１のアナログスイッチ８か
らなる前段回路％１２はトランジスタＰ１．Ｎ１からな
る出力回路である。
次に動作について説明する。制御人力５が“Ｌ”、制御
人力６が”Ｈ”のとき、トランジスタＰ３およびＮ３は
オフ、Ｐ４およびＮ４はオンしており、入力端子１が“
Ｌ”であれば出力端子２に“Ｌ”が、入力端子１が“Ｈ
”であれば出力端子２に“Ｈ”が現れる。一方、制御人
力５が“Ｈ”。
人力６が”Ｈ”のとき、トランジスタＰ３およびＮ３は
オフ、Ｐ４およびＮ４はオンしており、入力端子１が“
Ｌ”であれば出力端子２に“Ｌ”が、入力端子１が“Ｈ
”であれば出力端子２に“Ｈ”が現れる。一方、制御人
力５が“Ｈ”。
制御人力６が“Ｌ”のとき、トランジスタＰ３およびＮ
３はオン、Ｐ４およびＮ４はオフしており、入力端子１
の電位にかかわらず、ＰｌおよびＮ１はオフし、出力端
子２は高インピーダンス状態となる。
３はオン、Ｐ４およびＮ４はオフしており、入力端子１
の電位にかかわらず、ＰｌおよびＮ１はオフし、出力端
子２は高インピーダンス状態となる。
第８図は、第５図においてトランジスタＰ４およびＮ４
がオンし、Ｐ４およびＮ４のオン抵抗を無視したときの
出力回路を示す図で、これは通常の相補型ＭＯ５回路の
出力回路に等しい。図中、８はトランジスタＰ１および
Ｎ１のゲート入力であり、ゲート人力８がＧＮＤ電位の
時はトランジスタＰ１がオン、Ｎｌがオフし出力端子２
がＶＣＣと同電位となる。逆に、ゲート人力８がＶＣＣ
電位の時はトランジスタＰ１がオフ、Ｎｌがオンし出力
端子２がＧＮＤと同電位となる。ゲート人力８メ の電位がＧＮＤとＶＣＣＯ間にある時はトランジスタＰ
１及びＮ１のオン抵抗の比により出力端子２の電位が決
定される。
がオンし、Ｐ４およびＮ４のオン抵抗を無視したときの
出力回路を示す図で、これは通常の相補型ＭＯ５回路の
出力回路に等しい。図中、８はトランジスタＰ１および
Ｎ１のゲート入力であり、ゲート人力８がＧＮＤ電位の
時はトランジスタＰ１がオン、Ｎｌがオフし出力端子２
がＶＣＣと同電位となる。逆に、ゲート人力８がＶＣＣ
電位の時はトランジスタＰ１がオフ、Ｎｌがオンし出力
端子２がＧＮＤと同電位となる。ゲート人力８メ の電位がＧＮＤとＶＣＣＯ間にある時はトランジスタＰ
１及びＮ１のオン抵抗の比により出力端子２の電位が決
定される。
第９図は第８図の回路の貫通電流Ｉｃｅと入力電圧ＶＩ
Ｎとの関係を示す図である。図中、ｖＴ□はトランジス
タＮ１のしきい値電圧、ｖ７２はトランジスタＰ１のし
きい値電圧である。同図に示す様に通常は入力電圧がお
よそ■。、／２の時に貫通電流ＩＣＣの値がピークを持
つようにＰｌおよびＮ１のトランジスタサイズが決定さ
れる。
Ｎとの関係を示す図である。図中、ｖＴ□はトランジス
タＮ１のしきい値電圧、ｖ７２はトランジスタＰ１のし
きい値電圧である。同図に示す様に通常は入力電圧がお
よそ■。、／２の時に貫通電流ＩＣＣの値がピークを持
つようにＰｌおよびＮ１のトランジスタサイズが決定さ
れる。
第１０図は第８図の回路が基板に実装された場合の図で
、ＶＣＣ端子３と外部電源■。、”１９およびＧＮＤ端
子４と外部電源ＧＮＤ ’ ２０との間にはそれぞれＬ
成分（集積回路内のフレーム、金線。
、ＶＣＣ端子３と外部電源■。、”１９およびＧＮＤ端
子４と外部電源ＧＮＤ ’ ２０との間にはそれぞれＬ
成分（集積回路内のフレーム、金線。
プリント基板の配線により形成されるＬ）ＬｌおよびＬ
２が入る。
２が入る。
ところで最近の高速化要求に伴い、出力回路を構成する
ＭＯＳ）ランジスタの電流容量（ドライブ能力）は非常
に太き（設定されてきている（例えば、Ｖｃｃ＝５Ｖで
出力短絡電流は２００〜３００ＩＩＩＡ）。それにつれ
て既に述べた貫通電流が増大し、は時間、縦軸は電圧を
示す。第１０図の回路で“Ｌ”→“Ｈ″又は１Ｈ”→“
Ｌ”への動作時に大きなスパイク電圧が発生し、この端
子で駆動される他の回路あるいは近くに配置された他の
回路の誤動作を引き起こすなどの問題点がある。
ＭＯＳ）ランジスタの電流容量（ドライブ能力）は非常
に太き（設定されてきている（例えば、Ｖｃｃ＝５Ｖで
出力短絡電流は２００〜３００ＩＩＩＡ）。それにつれ
て既に述べた貫通電流が増大し、は時間、縦軸は電圧を
示す。第１０図の回路で“Ｌ”→“Ｈ″又は１Ｈ”→“
Ｌ”への動作時に大きなスパイク電圧が発生し、この端
子で駆動される他の回路あるいは近くに配置された他の
回路の誤動作を引き起こすなどの問題点がある。
この発明は上記のような問題点を解決する為になされた
もので、出力回路を構成するＭＯ３Ｉ−ランジスタのド
ライブ能力を上げた時でも、貫通電流の増加を抑え、ス
イッチング（動作）時のスパイクノイズを低減すると共
に、消費電力を抑えることのできる３ステート付相補型
ＭＯＳ集積回路を提供することを目的とする。
もので、出力回路を構成するＭＯ３Ｉ−ランジスタのド
ライブ能力を上げた時でも、貫通電流の増加を抑え、ス
イッチング（動作）時のスパイクノイズを低減すると共
に、消費電力を抑えることのできる３ステート付相補型
ＭＯＳ集積回路を提供することを目的とする。
この発明に係る３ステ一ト付相補型ＭＯ３集積回路は上
述の様な問題を解決するために、出力ｐチャネルＭＯＳ
トランジスタのゲートと出力ｎチャネルＭＯＳトランジ
スタのゲートの間に、従来の３ステート状態を作るのに
必要なアナログスイッチとの他に抵抗として用いるアナ
ログスイッチを設は該アナログスイッチと上記アナログ
スイッチとを直列接続するようにしたものである。
述の様な問題を解決するために、出力ｐチャネルＭＯＳ
トランジスタのゲートと出力ｎチャネルＭＯＳトランジ
スタのゲートの間に、従来の３ステート状態を作るのに
必要なアナログスイッチとの他に抵抗として用いるアナ
ログスイッチを設は該アナログスイッチと上記アナログ
スイッチとを直列接続するようにしたものである。
この発明においては、出力ｐチャネルＭＯＳトランジス
タのゲートと出力ｎチャネルＭＯＳトランジスタのゲー
トとの間にｐチャネルＭＯＳトランジスタとｎチャネル
ＭＯＳトランジスタとから成る第２のアナログスイッチ
が抵抗として挿入されているから、スイッチング時の出
力回路のゲート電位に差を持たせることができ、スイッ
チング時の貫通電流が減少する。
タのゲートと出力ｎチャネルＭＯＳトランジスタのゲー
トとの間にｐチャネルＭＯＳトランジスタとｎチャネル
ＭＯＳトランジスタとから成る第２のアナログスイッチ
が抵抗として挿入されているから、スイッチング時の出
力回路のゲート電位に差を持たせることができ、スイッ
チング時の貫通電流が減少する。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例による３ステ一ト付相補型ＭＯ３
集積回路を示し、図において、ｌは入力端子、２は出力
端子、３はＶＣＣの電圧が供給される電源端子（第１を
源）、４はＧＮＤ端子（第２電源）、５は第１の制御信
号φが入力される制御入力、６は第２の制御信号φが入
力される制御入力、ＰＬ、Ｒ２，Ｒ３およびＲ４はｐチ
ャネルＭＯＳトランジスタである。また７は抵抗として
用いられる第２のアナログスイッチであり、ｐチャネル
ＭＯ５）ランジスタＰ５及びｎチャネルＭＯＳトランジ
スタＮ５から構成され、前段回路１１の第１の並列トラ
ンジスタ回路９及びアナログスイッチ８間に挿入されて
いる。
図は本発明の一実施例による３ステ一ト付相補型ＭＯ３
集積回路を示し、図において、ｌは入力端子、２は出力
端子、３はＶＣＣの電圧が供給される電源端子（第１を
源）、４はＧＮＤ端子（第２電源）、５は第１の制御信
号φが入力される制御入力、６は第２の制御信号φが入
力される制御入力、ＰＬ、Ｒ２，Ｒ３およびＲ４はｐチ
ャネルＭＯＳトランジスタである。また７は抵抗として
用いられる第２のアナログスイッチであり、ｐチャネル
ＭＯ５）ランジスタＰ５及びｎチャネルＭＯＳトランジ
スタＮ５から構成され、前段回路１１の第１の並列トラ
ンジスタ回路９及びアナログスイッチ８間に挿入されて
いる。
第２図は、アナログスイッチ７のオン抵抗Ｒと入力端子
１の電位との関係をオン抵抗値を基準化して示したもの
である。
１の電位との関係をオン抵抗値を基準化して示したもの
である。
次に動作について説明する。本発明においてもファンク
ションは第５図の従来例と同様に制御人力５が１１ Ｌ
Ｉ！、制御人力６がＨ”のとき、トランジスタＰ３お
よびＮ３はオフ、Ｒ４およびＮ４はオンしており、入力
端子１が“Ｌ”であれば、トランジスタＰ２．Ｐ５およ
びＮ１はオン、ＰＩはオフし、出力端子２には“Ｌ”が
現れる。一方、制御人力５が“Ｈ゛、制御人力６が“Ｈ
”のとき、Ｒ３およびＮ３はオン、Ｒ４およびＮ４はオ
フしており、入力端子１の電位にかかわらず、Ｐｌおよ
びＮ１はオフし、出力端子２は高インピーダンス状態と
なる。
ションは第５図の従来例と同様に制御人力５が１１ Ｌ
Ｉ！、制御人力６がＨ”のとき、トランジスタＰ３お
よびＮ３はオフ、Ｒ４およびＮ４はオンしており、入力
端子１が“Ｌ”であれば、トランジスタＰ２．Ｐ５およ
びＮ１はオン、ＰＩはオフし、出力端子２には“Ｌ”が
現れる。一方、制御人力５が“Ｈ゛、制御人力６が“Ｈ
”のとき、Ｒ３およびＮ３はオン、Ｒ４およびＮ４はオ
フしており、入力端子１の電位にかかわらず、Ｐｌおよ
びＮ１はオフし、出力端子２は高インピーダンス状態と
なる。
さらに、本実施例の効果について、従来例（第５図）と
実施例（第１図）とを比較しながら説明する。まず、第
５図の従来例において、出力回路の貫通電流の値を検討
する。第６図は第５図の出力前段回路部の等価回路であ
る。ここで制御人力５が“Ｌ”、制御人力６が“Ｈ”の
状態ではトランジスタＰ３およびＮ３がオフしており、
該Ｐ３およびＮ３はこの等価回路に含まれていない。Ｒ
１、Ｒ２およびＲ３は、それぞれトランジスタＰ２、Ｎ
２およびＲ４とＮ４からなるアナログスイッチ８のオン
抵抗を示す。
実施例（第１図）とを比較しながら説明する。まず、第
５図の従来例において、出力回路の貫通電流の値を検討
する。第６図は第５図の出力前段回路部の等価回路であ
る。ここで制御人力５が“Ｌ”、制御人力６が“Ｈ”の
状態ではトランジスタＰ３およびＮ３がオフしており、
該Ｐ３およびＮ３はこの等価回路に含まれていない。Ｒ
１、Ｒ２およびＲ３は、それぞれトランジスタＰ２、Ｎ
２およびＲ４とＮ４からなるアナログスイッチ８のオン
抵抗を示す。
また、ｖｏ、および■。は、それぞれトランジスタＰ１
およびＮ１のゲート電圧である。
およびＮ１のゲート電圧である。
第７図は、入力端子１の電位ｖ１，４がＯｖからＶαま
で変化したときのＲ１−Ｒ３の基準化したオン抵抗値、
ＶＯＰ及びｖ、Ｈの変化を示した図である。
で変化したときのＲ１−Ｒ３の基準化したオン抵抗値、
ＶＯＰ及びｖ、Ｈの変化を示した図である。
第７図において、貫通電流のピークは、入力電圧が■２
の時で、この時の貫通電流は以下の式で表わされ、 Ｉｃｃ＝Ｋ （Ｖｃｅ ＶＧＰ ＶＴＭ） ”
・・・（１−１）あるいは、 ＩＣＣ”Ｋ （ＶＧＮ−ＶＴＭ） ” −（１
−２）のいずれか小さい方がその貫通電流値となる。
の時で、この時の貫通電流は以下の式で表わされ、 Ｉｃｃ＝Ｋ （Ｖｃｅ ＶＧＰ ＶＴＭ） ”
・・・（１−１）あるいは、 ＩＣＣ”Ｋ （ＶＧＮ−ＶＴＭ） ” −（１
−２）のいずれか小さい方がその貫通電流値となる。
Ｖｃｃ＝５Ｖ、Ｖｔｏ＝０．７ Ｖとすレバ１ｃｃ””
Ｋ （５Ｘ Ｏ，７） ” ＝２．５８Ｋ・・
・（１−３）ここで、Ｋはコンダクタンス係数、’ｌｌ
’ｔｇはＭＯＳトランジスタのしきい値電圧である。な
お、トランジスタＰ２．’Ｐ４．Ｎ２及びＮ４のコンダ
クタンス係数及びしきい値電圧はそれぞれについて同じ
としている。
Ｋ （５Ｘ Ｏ，７） ” ＝２．５８Ｋ・・
・（１−３）ここで、Ｋはコンダクタンス係数、’ｌｌ
’ｔｇはＭＯＳトランジスタのしきい値電圧である。な
お、トランジスタＰ２．’Ｐ４．Ｎ２及びＮ４のコンダ
クタンス係数及びしきい値電圧はそれぞれについて同じ
としている。
次に第１図の実施例で同様に貫通電流の値を検討する。
第３図は、第１図の出力前段回路部の等価回路である。
ここでは、制御入力５力びＬ゛、制御人力６が“Ｈ”の
状態を示しており、このときトランジスタＰ３．ｔ３よ
びＮ３はオフしており、従ってこのトランジスタＰ３お
よびＮ３はこの等価回路に含まれていない。Ｒ１，Ｒ２
，Ｒ３およびＲ４は、それぞれＲ２，Ｎ２．Ｒ４とＮ４
からなるアナログスイッチ８およびＲ５とＮ５からなる
アナログスイッチ７のオン抵抗を示す。また、ＶＧＤお
よびｖＧＮは、それぞれトランジスタＰ１およびＮ１の
ゲート電圧である。
状態を示しており、このときトランジスタＰ３．ｔ３よ
びＮ３はオフしており、従ってこのトランジスタＰ３お
よびＮ３はこの等価回路に含まれていない。Ｒ１，Ｒ２
，Ｒ３およびＲ４は、それぞれＲ２，Ｎ２．Ｒ４とＮ４
からなるアナログスイッチ８およびＲ５とＮ５からなる
アナログスイッチ７のオン抵抗を示す。また、ＶＧＤお
よびｖＧＮは、それぞれトランジスタＰ１およびＮ１の
ゲート電圧である。
第４図は、入力端子１の電位がＯＶから■。まで変化し
たときのＲ１−Ｒ４の基準化したオン抵抗値、ＶＧＰお
よびｖｒ、Ｈの変化を示した図である。
たときのＲ１−Ｒ４の基準化したオン抵抗値、ＶＧＰお
よびｖｒ、Ｈの変化を示した図である。
第１図の回路において、アナログスイッチ７のゲートは
入力端子１に接続されており、第２図に示すように、入
力端子１の電位が■２のときトランジスタＰ５およびＮ
５のゲート電圧がともに小さくなるので、オン抵抗値は
最大となる。ＭＯＳトランジスタのオン抵抗は（１−１
）弐あるいは（１−２）式の逆数で決まる。アナログス
イッチ７のオン抵抗はトランジスタＰ５とＮ５との並列
抵抗である。
入力端子１に接続されており、第２図に示すように、入
力端子１の電位が■２のときトランジスタＰ５およびＮ
５のゲート電圧がともに小さくなるので、オン抵抗値は
最大となる。ＭＯＳトランジスタのオン抵抗は（１−１
）弐あるいは（１−２）式の逆数で決まる。アナログス
イッチ７のオン抵抗はトランジスタＰ５とＮ５との並列
抵抗である。
入力端子１の電位がＯＶのときとＶｃｅ／２のときのア
ナログスイッチ７とのオン抵抗の比は以下の通りである
。ここで、Ｖｃｃ＝ ５ Ｖ、 Ｖｔｎ−０，Ｔ Ｖと
している。
ナログスイッチ７とのオン抵抗の比は以下の通りである
。ここで、Ｖｃｃ＝ ５ Ｖ、 Ｖｔｎ−０，Ｔ Ｖと
している。
Ｋ （５−０−０，７） ” ＋ −
Ｋ （５−２，５−０，７） ！ ＋Ｋ （２，５−０
，７） ”＃ｌ：３ ・・・（１−４
）一方、第１図における出力回路の貫通電流のピークは
入力端子１の電位が■２のときで、この時の貫通電流は
、以下の式で表わされる。
，７） ”＃ｌ：３ ・・・（１−４
）一方、第１図における出力回路の貫通電流のピークは
入力端子１の電位が■２のときで、この時の貫通電流は
、以下の式で表わされる。
に
こで、ＶＣＣは５Ｖ、ＶｔＨは０．７ Ｖ、 Ｋはコン
ダクタンス係数、ｖＴＨはＭＯＳ）ランジスタのしきい
値電圧である。なお、トランジスタＰ２．Ｐ４゜Ｎ２．
およびＮ４のコンダクタンス係数は等しく、Ｒ５および
Ｎ５のコンダクタンス係数は抵抗素子として用いるため
上記ＭＯＳトランジスタの５分の１としている。但しし
きい値は、各ＭＯ５）ランジスタとも等しいものとして
いる。
ダクタンス係数、ｖＴＨはＭＯＳ）ランジスタのしきい
値電圧である。なお、トランジスタＰ２．Ｐ４゜Ｎ２．
およびＮ４のコンダクタンス係数は等しく、Ｒ５および
Ｎ５のコンダクタンス係数は抵抗素子として用いるため
上記ＭＯＳトランジスタの５分の１としている。但しし
きい値は、各ＭＯ５）ランジスタとも等しいものとして
いる。
以上の従来例（第５図）および本実施例（第１図）の出
力回路の貫通電流の考察から、本実施例では、従来例に
比べ貫通電流は約２０分の１に減少させることができる
。
力回路の貫通電流の考察から、本実施例では、従来例に
比べ貫通電流は約２０分の１に減少させることができる
。
また、第１図と第５図の出力回路とではその電流容量（
ドライブ能力）は全く差がなく、従って本実施例は容量
性負荷に対しても十分な高速性を得られることは言うま
でもない。
ドライブ能力）は全く差がなく、従って本実施例は容量
性負荷に対しても十分な高速性を得られることは言うま
でもない。
なお、上記実施例ではトランジスタＰ５およびＮ５のコ
ンダクタンス係数をＲ２およびＮ２等の５分の１とした
が、この値は任意に設定できる。
ンダクタンス係数をＲ２およびＮ２等の５分の１とした
が、この値は任意に設定できる。
また上記実施例では第２のアナログスイッチ７は第１の
並列トランジスタ回路９と第１のアナログスイッチ８間
に挿入したものを示したが、該アナログスイッチ７は第
１のアナログスイッチ８と第２の並列スイッチ回路１０
間に挿入されていてもよく、上記実施例と同様の効果を
奏する。
並列トランジスタ回路９と第１のアナログスイッチ８間
に挿入したものを示したが、該アナログスイッチ７は第
１のアナログスイッチ８と第２の並列スイッチ回路１０
間に挿入されていてもよく、上記実施例と同様の効果を
奏する。
また、上記実施例は相補型ＭＯＳ集積回路の場合につい
て説明したが、バイポーラ、ＣＭＯＳ混在の所謂Ｂｉ−
ＣＭＯ３回路であってもよく、上記実施例と同様の効果
を奏する。
て説明したが、バイポーラ、ＣＭＯＳ混在の所謂Ｂｉ−
ＣＭＯ３回路であってもよく、上記実施例と同様の効果
を奏する。
以上のように、この発明に係る３ステ一ト付相補型ＭＯ
３集積回路によれば、出力ＰチャネルＭＯＳトランジス
タのゲートと出力ｎチャネルＭＯＳトランジスタのゲー
トとの間にＭＯＳ）ランジスタのオン抵抗を利用した抵
抗を挿入する事により出力回路のスイッチング時の貫通
電流を減少させるようにしたので、スイッチング時のス
パイク電圧の減少と共に消費電力の低減を図ることがで
きる効果がある。
３集積回路によれば、出力ＰチャネルＭＯＳトランジス
タのゲートと出力ｎチャネルＭＯＳトランジスタのゲー
トとの間にＭＯＳ）ランジスタのオン抵抗を利用した抵
抗を挿入する事により出力回路のスイッチング時の貫通
電流を減少させるようにしたので、スイッチング時のス
パイク電圧の減少と共に消費電力の低減を図ることがで
きる効果がある。
第１図はこの発明の一実施例による３ステ一ト付相補型
ＭＯ３集積回路を示す図、第２図は第１図において抵抗
として用いたアナログスイッチ７のオン抵抗と入力端子
１の電位との関係をオン抵抗を基準化して示した図、第
３図は第１図の出力前段回路部の等価回路図、第４図は
第１図において入力端子１の電位がＯｖからＶＣＣまで
変化したときのオン抵抗Ｒ１，Ｒ２，Ｒ３およびＲ４の
基準化したオン抵抗値及び、ＶＧＰ、Ｖ、Ｈの変化を示
す図、第５図は従来の３ステ一ト付和補型ＭＯ５集積回
路を示す図、第６図は第５図の出力前段回路部の等価回
路図、第７図は第５図において入力端子１の電位がＯＶ
からＶＣＣまで変化したときのＲ１，Ｒ２およびＲ３の
基準化したオン抵抗値、及びＶ６Ｐ＋ ＶＤＨの変化を
示す図、第８図は第５図においてＲ４およびＮ４がオン
し、Ｒ４およびＮ４のオン抵抗を無視したときの出力回
路を示す図、第９図は第８図の回路の貫通電流と入力電
圧との関係を示す図、第１０図は第８図の回路が基板に
実装された場合の図、第１１図は第１０図の回路の出力
波形を示す図である。 図において、１は入力端子、２は出力端子、３は電源端
子、４はＧＮＤ端子、５は制御入力、６は制御入力、φ
、φは第１．第２の制御信号、７は抵抗として用いるア
ナログスイッチ、８はゲート入力、１９は外部電源、２
０は外部電源のＧＮＤ、ＰＬ、Ｒ２，Ｒ３，Ｒ４，およ
びＲ５ばＰチャネルＭＯＳトランジスタ、Ｎｌ、Ｎ２．
Ｎ３゜Ｎ４．およびＮ５はｎチャネルＭＯ３Ｉ−ランジ
スタ、９．ＩＱは第１．第２の並列トランジスタ回路、
８．７は第１．第２のアナログスイッチ、１１は前段回
路、１２は出力回路、Ｒ１，Ｒ２，Ｒ３はトランジスタ
Ｐ２．Ｎ２．アナログスイッチ７のオン抵抗、Ｒ４はア
ナログスイッチ７のオン抵抗値を示す抵抗、Ｌｌおよび
Ｌ２は基板上のし成分、ＶＧＰはトランジスタＰ１のゲ
ート電圧、ＶＧＷはトランジスタＮ２のゲート電圧、ｖ
ｔｒはＰチャネルＭＯＳトランジスタのしきい値電圧、
ｖＴ８はｎチャネルＭＯＳトランジスタのしきい値電圧
である。
ＭＯ３集積回路を示す図、第２図は第１図において抵抗
として用いたアナログスイッチ７のオン抵抗と入力端子
１の電位との関係をオン抵抗を基準化して示した図、第
３図は第１図の出力前段回路部の等価回路図、第４図は
第１図において入力端子１の電位がＯｖからＶＣＣまで
変化したときのオン抵抗Ｒ１，Ｒ２，Ｒ３およびＲ４の
基準化したオン抵抗値及び、ＶＧＰ、Ｖ、Ｈの変化を示
す図、第５図は従来の３ステ一ト付和補型ＭＯ５集積回
路を示す図、第６図は第５図の出力前段回路部の等価回
路図、第７図は第５図において入力端子１の電位がＯＶ
からＶＣＣまで変化したときのＲ１，Ｒ２およびＲ３の
基準化したオン抵抗値、及びＶ６Ｐ＋ ＶＤＨの変化を
示す図、第８図は第５図においてＲ４およびＮ４がオン
し、Ｒ４およびＮ４のオン抵抗を無視したときの出力回
路を示す図、第９図は第８図の回路の貫通電流と入力電
圧との関係を示す図、第１０図は第８図の回路が基板に
実装された場合の図、第１１図は第１０図の回路の出力
波形を示す図である。 図において、１は入力端子、２は出力端子、３は電源端
子、４はＧＮＤ端子、５は制御入力、６は制御入力、φ
、φは第１．第２の制御信号、７は抵抗として用いるア
ナログスイッチ、８はゲート入力、１９は外部電源、２
０は外部電源のＧＮＤ、ＰＬ、Ｒ２，Ｒ３，Ｒ４，およ
びＲ５ばＰチャネルＭＯＳトランジスタ、Ｎｌ、Ｎ２．
Ｎ３゜Ｎ４．およびＮ５はｎチャネルＭＯ３Ｉ−ランジ
スタ、９．ＩＱは第１．第２の並列トランジスタ回路、
８．７は第１．第２のアナログスイッチ、１１は前段回
路、１２は出力回路、Ｒ１，Ｒ２，Ｒ３はトランジスタ
Ｐ２．Ｎ２．アナログスイッチ７のオン抵抗、Ｒ４はア
ナログスイッチ７のオン抵抗値を示す抵抗、Ｌｌおよび
Ｌ２は基板上のし成分、ＶＧＰはトランジスタＰ１のゲ
ート電圧、ＶＧＷはトランジスタＮ２のゲート電圧、ｖ
ｔｒはＰチャネルＭＯＳトランジスタのしきい値電圧、
ｖＴ８はｎチャネルＭＯＳトランジスタのしきい値電圧
である。
Claims (1)
- （１）第１、第２電源間にｐチャネルＭＯＳトランジス
タとｎチャネルＮＯＳトランジスタとを直列接続してな
り該両トランジスタの共通接続点からデータ出力が取り
出される出力回路と、 ゲートをデータ入力に接続したｐチャネルＭＯＳトラン
ジスタとゲートを第２の制御入力に接続したｐチャネル
ＭＯＳトランジスタとを上記第１電源と上記出力ｐチャ
ネルＭＯＳトランジスタのゲート入力間に並列接続して
なる第１の並列トランジスタ回路と、ゲートを上記デー
タ入力に接続したｎチャネルＭＯＳトランジスタおよび
ゲートを上記第２の制御入力とは論理が反転した第１の
制御入力に接続したｎチャネルＭＯＳトランジスタとを
上記出力ｎチャネルＭＯＳトランジスタのゲートと上記
第２の電源間に並列接続してなる第２の並列トランジス
タ回路と、ゲートを上記第１の制御入力に接続したｐチ
ャネルＭＯＳトランジスタとゲートを上記第２の制御入
力に接続したｎチャネルＭＯＳトランジスタとを上記出
力ｐチャネルＭＯＳトランジスタと上記出力ｎチャネル
ＭＯＳトランジスタのゲート間に並列接続してなる第１
のアナログスイッチとからなり上記出力回路を駆動する
前段回路と、 ゲートを上記データ入力に接続したｐチャネルＭＯＳト
ランジスタとゲートを上記データ入力に接続したｎチャ
ネルＭＯＳトランジスタとを並列接続してなり、上記出
力ｐチャネルＭＯＳトランジスタのゲート入力と出力ｎ
チャネルトランジスタのゲート入力との間に上記第３の
アナログスイッチと相互に直列接続されるように挿入さ
れた第２のアナログスイッチとを備えたことを特徴とす
る３ステート付相補型ＭＯＳ集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204262A JPS6360625A (ja) | 1986-08-29 | 1986-08-29 | ３ステ−ト付相補型ｍｏｓ集積回路 |
| KR1019870000196A KR900001810B1 (ko) | 1986-08-29 | 1987-01-13 | 3스태이트부 상보형 mos 집적회로 |
| EP87112400A EP0258808B1 (en) | 1986-08-29 | 1987-08-26 | Complementary mos integrated circuit |
| DE8787112400T DE3784285T2 (de) | 1986-08-29 | 1987-08-26 | Integrierte komplementaere mos-schaltung. |
| US07/091,132 US4806802A (en) | 1986-08-29 | 1987-08-31 | CMOS circuit having shoot through current control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204262A JPS6360625A (ja) | 1986-08-29 | 1986-08-29 | ３ステ−ト付相補型ｍｏｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6360625A true JPS6360625A (ja) | 1988-03-16 |
Family
ID=16487549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61204262A Pending JPS6360625A (ja) | 1986-08-29 | 1986-08-29 | ３ステ−ト付相補型ｍｏｓ集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS6360625A (ja) |
| KR (1) | KR900001810B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01305616A (ja) * | 1988-06-02 | 1989-12-08 | Toshiba Corp | 半導体集積回路の出力回路 |
| JPH02123821A (ja) * | 1988-11-01 | 1990-05-11 | Mitsubishi Electric Corp | 半導体回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55141828A (en) * | 1979-04-23 | 1980-11-06 | Hitachi Ltd | Complementary type mis circuit |
| JPS56102125A (en) * | 1979-12-28 | 1981-08-15 | Western Electric Co | Tertiary mode logic circuit |
-
1986
- 1986-08-29 JP JP61204262A patent/JPS6360625A/ja active Pending
-
1987
- 1987-01-13 KR KR1019870000196A patent/KR900001810B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55141828A (en) * | 1979-04-23 | 1980-11-06 | Hitachi Ltd | Complementary type mis circuit |
| JPS56102125A (en) * | 1979-12-28 | 1981-08-15 | Western Electric Co | Tertiary mode logic circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01305616A (ja) * | 1988-06-02 | 1989-12-08 | Toshiba Corp | 半導体集積回路の出力回路 |
| JPH02123821A (ja) * | 1988-11-01 | 1990-05-11 | Mitsubishi Electric Corp | 半導体回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR880003482A (ko) | 1988-05-17 |
| KR900001810B1 (ko) | 1990-03-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5399915A (en) | Drive circuit including two level-shift circuits | |
| KR20020036852A (ko) | 고전압 및 저전압 버스용 출력 버퍼 | |
| JPH11274912A (ja) | レベルシフト回路 | |
| US4806802A (en) | CMOS circuit having shoot through current control | |
| US6819159B1 (en) | Level shifter circuit | |
| US6580291B1 (en) | High voltage output buffer using low voltage transistors | |
| JPH0355914A (ja) | 半導体装置 | |
| KR970067344A (ko) | 레벨 변환 회로 및 반도체 집적회로 | |
| KR900007377B1 (ko) | 3스테이트부 상보형 mos 집적회로 | |
| JPS6360625A (ja) | ３ステ−ト付相補型ｍｏｓ集積回路 | |
| US6426658B1 (en) | Buffers with reduced voltage input/output signals | |
| KR930007566B1 (ko) | Bi-CMOS회로 | |
| EP0735686A1 (en) | Three-state CMOS output buffer circuit | |
| JPS62284524A (ja) | 相補型ｍｏｓ集積回路 | |
| US20040075468A1 (en) | Digital signal driver circuit | |
| US7259610B1 (en) | Static CMOS logic level shift circuit with a low logic input count high switching speed and low power dissipation | |
| KR910001069B1 (ko) | 상보형 mos집적회로 | |
| JPH03123220A (ja) | 出力回路 | |
| JPS62254520A (ja) | 相補型ｍｏｓ集積回路 | |
| JP2541289B2 (ja) | 出力回路 | |
| JPH0355912A (ja) | ヒステリシス回路 | |
| JP2565297B2 (ja) | ３ステート・スルーレート出力回路 | |
| KR200329174Y1 (ko) | 저 전력 소비형 버퍼 | |
| JP2976497B2 (ja) | 半導体集積回路 | |
| JPH0710044B2 (ja) | 論理回路 |