JPS62254520A - 相補型ｍｏｓ集積回路 - Google Patents
相補型ｍｏｓ集積回路Info
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- JPS62254520A JPS62254520A JP61098991A JP9899186A JPS62254520A JP S62254520 A JPS62254520 A JP S62254520A JP 61098991 A JP61098991 A JP 61098991A JP 9899186 A JP9899186 A JP 9899186A JP S62254520 A JPS62254520 A JP S62254520A
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- JP
- Japan
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- transistor
- channel mos
- output
- drain
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- Pending
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- 230000000295 complement effect Effects 0.000 title claims abstract description 11
- 238000010586 diagram Methods 0.000 description 15
- 230000000694 effects Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- Physics & Mathematics (AREA)
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型ＭＯＳ集積回路（以下ＣＭＯＳ集積回路
と称す）に関し、特に高速化を図る等のため出力回路の
ドライブ能力を太き（設定した場合にもノイズの発生を
低減できるものに関するものである。
と称す）に関し、特に高速化を図る等のため出力回路の
ドライブ能力を太き（設定した場合にもノイズの発生を
低減できるものに関するものである。
第４図は従来のＣＭＯＳ出力回路を示す図である。第４
図において、１′は入力端子、２は出力端子、３は電圧
ＶＣＣの電源が供給される電源端子、４はグランド（Ｇ
ＮＤ）端子、５はＰチャネルＭｏＳトランジスタ、６は
ｎチャネルＭＯＳ）ランジスタ、２０は両トランジスタ
５．６からなる出力回路である。
図において、１′は入力端子、２は出力端子、３は電圧
ＶＣＣの電源が供給される電源端子、４はグランド（Ｇ
ＮＤ）端子、５はＰチャネルＭｏＳトランジスタ、６は
ｎチャネルＭＯＳ）ランジスタ、２０は両トランジスタ
５．６からなる出力回路である。
第４図において、入力端子１′の入力電圧がＧＮＤ電位
の時はＰチャネルＭＯＳ）ランジスタ５がオンし、ｎチ
ャネルＭｏＳトランジスタ６がオフし、出力端子２はＶ
ｃｃの電位となる。逆に入力電圧がｖｃｃ電位の時は
、ＰチャネルＭＯＳトランジスタ５がオフし、ｎチャネ
ルＭＯＳトランジスタ６がオンし、出力端子２はＧＮＤ
の電位となる。
の時はＰチャネルＭＯＳ）ランジスタ５がオンし、ｎチ
ャネルＭｏＳトランジスタ６がオフし、出力端子２はＶ
ｃｃの電位となる。逆に入力電圧がｖｃｃ電位の時は
、ＰチャネルＭＯＳトランジスタ５がオフし、ｎチャネ
ルＭＯＳトランジスタ６がオンし、出力端子２はＧＮＤ
の電位となる。
入力電位がＧＮＤとｖｃｃＯ間にある時は、Ｐチャネル
ＭＯＳ）ランジスタ５とｎチャネルＭＯＳトランジスタ
６のオン抵抗比により出力端子２の電位が決定される。
ＭＯＳ）ランジスタ５とｎチャネルＭＯＳトランジスタ
６のオン抵抗比により出力端子２の電位が決定される。
第５図は、第４図における、貫通電流（Ｉ ｃｅ）と入
力電圧ＶＩＮ′の関係を示す図である０図中、Ｖ ＴＩ
ＮはｎチャネルＭＯＳ）ランジスタロのしきい値電圧、
Ｖ 、、、はＰチャネル間Ｏ３）ランジスタ５のしきい
値電圧である。同図に示す様に、通常は入力電位がおよ
そ１／２■。、の時に貫通電流（■ｃｃ）の値がピーク
をもつようにＰチャネル間Ｏ３）ランジスタ５及びｎチ
ャネルＭＯＳ）ランジスタロのトランジスタサイズが決
定される。
力電圧ＶＩＮ′の関係を示す図である０図中、Ｖ ＴＩ
ＮはｎチャネルＭＯＳ）ランジスタロのしきい値電圧、
Ｖ 、、、はＰチャネル間Ｏ３）ランジスタ５のしきい
値電圧である。同図に示す様に、通常は入力電位がおよ
そ１／２■。、の時に貫通電流（■ｃｃ）の値がピーク
をもつようにＰチャネル間Ｏ３）ランジスタ５及びｎチ
ャネルＭＯＳ）ランジスタロのトランジスタサイズが決
定される。
第６図は、出力回路を駆動する出力前段回路を含めた回
路図で、３０がＰチャネル間Ｏ３）ランジスタフ及びｎ
チャネルＭＯＳトランジスタ８とからなり、第４図に示
す出力回路２０を駆動する出力前段回路である。
路図で、３０がＰチャネル間Ｏ３）ランジスタフ及びｎ
チャネルＭＯＳトランジスタ８とからなり、第４図に示
す出力回路２０を駆動する出力前段回路である。
第９図は、基板に実装された場合の等価回路図で、ｖｅ
ｅ端子３と外部電源ｖｃ、’との間、及びＧＮＤ端子４
と外部電源のＧＮＤ’との間には、それぞれ集積回路内
のフレーム、金線、プリント基板の配線にできるインダ
クタンスによるし成分２００．２０１が入ってしまう。
ｅ端子３と外部電源ｖｃ、’との間、及びＧＮＤ端子４
と外部電源のＧＮＤ’との間には、それぞれ集積回路内
のフレーム、金線、プリント基板の配線にできるインダ
クタンスによるし成分２００．２０１が入ってしまう。
〔発明が解決しようとする問題点〕
最近の高速化の要求に伴い、出力回路を構成するＭＯＳ
）ランジスタの電流容量（ドライブ能力）は、非常に大
きく設定されてきている（例えばＶｃｃ＝５Ｖで２００
〜３００ｍＡ） 、それにつれて、既に述べた貫通電流
も増大し、これにより第９図の等価回路に示されるし成
分で発生するスパイク電圧（ｅ−−Ｌｄｔ／ｄｔ）が大
きくなり、誤動作を起こすことが多くなってきている。
）ランジスタの電流容量（ドライブ能力）は、非常に大
きく設定されてきている（例えばＶｃｃ＝５Ｖで２００
〜３００ｍＡ） 、それにつれて、既に述べた貫通電流
も増大し、これにより第９図の等価回路に示されるし成
分で発生するスパイク電圧（ｅ−−Ｌｄｔ／ｄｔ）が大
きくなり、誤動作を起こすことが多くなってきている。
即ち、第１０図は出力端子２の波形の一例を示し、横軸
は時間、縦軸は電圧であるが、この図に示されるように
、回路出力が“Ｌ”→“Ｈ”、又は“Ｈ”−“Ｌ”へと
変化する動作時に大きなスパイクノイズが発生し、この
出力により駆動される他の回路が誤動作を引き起こすこ
ととなる。
は時間、縦軸は電圧であるが、この図に示されるように
、回路出力が“Ｌ”→“Ｈ”、又は“Ｈ”−“Ｌ”へと
変化する動作時に大きなスパイクノイズが発生し、この
出力により駆動される他の回路が誤動作を引き起こすこ
ととなる。
この発明は上記のような従来の問題点を解決するために
なされたもので、出力回路を構成するＭＯＳ）ランジス
タのドライブ能力を上げた時でも、貫通電流の増加を抑
えることができ、これによりスイッチング動作時のスパ
イクノイズを低減できると共に、貫通電流の増加による
消費電力の増加をも抑えることのできる相補型ＭＯＳ集
積回路を提供することを目的とする。
なされたもので、出力回路を構成するＭＯＳ）ランジス
タのドライブ能力を上げた時でも、貫通電流の増加を抑
えることができ、これによりスイッチング動作時のスパ
イクノイズを低減できると共に、貫通電流の増加による
消費電力の増加をも抑えることのできる相補型ＭＯＳ集
積回路を提供することを目的とする。
この発明に係る相補型ＭＯＳ集積回路は、出力回路を駆
動する出力前段回路のＰチャネルＭＯＳトランジスタの
ドレインとｎチャネルＭＯＳ）ランジスタのドレインと
の間に抵抗器を挿入したものである。
動する出力前段回路のＰチャネルＭＯＳトランジスタの
ドレインとｎチャネルＭＯＳ）ランジスタのドレインと
の間に抵抗器を挿入したものである。
本櫨明においては、出力回路を駆動する出力前段回路の
Ｐチャネル間Ｏ３）ランジスタのドレインとｎチャネル
ＭＯＳ）ランジスタのドレインとの間に抵抗器を挿入し
たから、出力回路のスイッチング時の貫通電流を減少さ
せ、スイッチング時のスパイクノイズを減少できるとと
もに、消費電力の低減を図ることができる。
Ｐチャネル間Ｏ３）ランジスタのドレインとｎチャネル
ＭＯＳ）ランジスタのドレインとの間に抵抗器を挿入し
たから、出力回路のスイッチング時の貫通電流を減少さ
せ、スイッチング時のスパイクノイズを減少できるとと
もに、消費電力の低減を図ることができる。
第１図は本発明の一実施例による相補型ＭＯＳ集積回路
の出力回路及び出力前段回路を示し、本実施例では第６
図に比べ、出力前段回路３０のＰチャネル間Ｏ３）ラン
ジスタフのドレインとｎチャネルＭＯＳ）ランジスタ８
のドレインとの間に抵抗器９が追加されている。
の出力回路及び出力前段回路を示し、本実施例では第６
図に比べ、出力前段回路３０のＰチャネル間Ｏ３）ラン
ジスタフのドレインとｎチャネルＭＯＳ）ランジスタ８
のドレインとの間に抵抗器９が追加されている。
次に本実施例回路（第１図）の作用効果を従来例（第６
図）と比較しながら説明する。
図）と比較しながら説明する。
まず、第６図の従来例における貫通電流の値を検討する
。第７図は第６図の出力前段回路部の等価回路図で、抵
抗器１０７はＰチャネルＭＯＳトランジスタ７のオン抵
抗値を表し、抵抗器１０８はｎチャネルＭＯＳ）ランジ
スタ８のオン抵抗値を表す。第８図は、入力電圧（ｖｌ
）を０からｖｃｃ迄変比変化た時のそれぞれのオン抵抗
値ＲＩＯ７、Ｒ１０８の変化を説明の便宜のため規格化
して示したものである０例えばＶＩＮが６゛（ｖ）の時
、Ｒ１０７（７）抵抗値を１とし、ｖｏがＶ＋（ｖ）（
７）時１０゜・・・、としている。
。第７図は第６図の出力前段回路部の等価回路図で、抵
抗器１０７はＰチャネルＭＯＳトランジスタ７のオン抵
抗値を表し、抵抗器１０８はｎチャネルＭＯＳ）ランジ
スタ８のオン抵抗値を表す。第８図は、入力電圧（ｖｌ
）を０からｖｃｃ迄変比変化た時のそれぞれのオン抵抗
値ＲＩＯ７、Ｒ１０８の変化を説明の便宜のため規格化
して示したものである０例えばＶＩＮが６゛（ｖ）の時
、Ｒ１０７（７）抵抗値を１とし、ｖｏがＶ＋（ｖ）（
７）時１０゜・・・、としている。
第６図において、出力回路２００Ｍ０３）ランジスタ５
，６のゲート電圧は同電位で、第８図の下段に示した■
ｒ、Ｐ、ｖ、１１の電圧となる。この例では貫通電流の
ピークになるのは入力電圧がｖ２の時で、この時、出力
回路２０の両ＭＯＳ）ランジスタ５，６のゲートの電圧
ＶＧＰ＋ ＶＧＮは５０／１００Ｖｃｃとなる。この
時、出力回路２０に流れる貫通電流は次式の様に表せる
。
，６のゲート電圧は同電位で、第８図の下段に示した■
ｒ、Ｐ、ｖ、１１の電圧となる。この例では貫通電流の
ピークになるのは入力電圧がｖ２の時で、この時、出力
回路２０の両ＭＯＳ）ランジスタ５，６のゲートの電圧
ＶＧＰ＋ ＶＧＮは５０／１００Ｖｃｃとなる。この
時、出力回路２０に流れる貫通電流は次式の様に表せる
。
ここでＫは、コンダクタンス係数で、ＶＴＲはＭＯＳ）
ランジスタのしきい値電圧である。なお、ここでは、Ｐ
ｃｈＭＯＳ）ランジスタ５とＮｃｈＭＯＳトランジスタ
６のコンダクタンス係数及びしきい値電圧は同じとして
いる０例えばＶｃｃ”’５Ｖ。
ランジスタのしきい値電圧である。なお、ここでは、Ｐ
ｃｈＭＯＳ）ランジスタ５とＮｃｈＭＯＳトランジスタ
６のコンダクタンス係数及びしきい値電圧は同じとして
いる０例えばＶｃｃ”’５Ｖ。
ＶＴＨ＝０．７ｖとすると
Ｉｃｃ”’Ｋ （０，７） ” −３，２４Ｋ ”・
（２）となる。
（２）となる。
次に第１図の実施例で同様に貫通電流の値を検討する。
第２図は従来例の第７図に相当する第１図の出力前段回
路３０部の等価回路を示し、Ｒ１０７とＲ１０８の間に
抵抗器Ｒ１０９が挿入されており、出力回路２０のＰｃ
ｈＭｏＳトランジスタ５とＮｃｋＭＯＳ）ランジスタロ
とでゲートに印加される電位が異なる。ここで、■。Ｐ
ｌｌｏはＰＣｈＭＯＳトランジスタ５のゲートにかかる
電圧、ＶＧＮｌｌｌはＮｃｈＭＯＳトランジスタ６のゲ
ートにかかる電圧である。
路３０部の等価回路を示し、Ｒ１０７とＲ１０８の間に
抵抗器Ｒ１０９が挿入されており、出力回路２０のＰｃ
ｈＭｏＳトランジスタ５とＮｃｋＭＯＳ）ランジスタロ
とでゲートに印加される電位が異なる。ここで、■。Ｐ
ｌｌｏはＰＣｈＭＯＳトランジスタ５のゲートにかかる
電圧、ＶＧＮｌｌｌはＮｃｈＭＯＳトランジスタ６のゲ
ートにかかる電圧である。
第３図は第１図の回路の場合の第８図に相当する表を示
し、第８図と同様、ＭＯＳ！−ランジスタの抵抗値及び
挿入した抵抗器９の抵抗値を規格化して示している。
し、第８図と同様、ＭＯＳ！−ランジスタの抵抗値及び
挿入した抵抗器９の抵抗値を規格化して示している。
第３図から貫通電流のピークは入力電圧が■２の時で、
ＮｃｈＭＯＳトランジスタ６のゲート・ソース間にかか
る電圧はｌ／４Ｖｅｃ、またＰｅｂＭＯＳトランジスタ
５のゲート・ソース間にかかる電圧も（Ｖｃｃ ３
／ ４ Ｖｃｅ） ＝ １ ／ ４ Ｖｃｅである。
ＮｃｈＭＯＳトランジスタ６のゲート・ソース間にかか
る電圧はｌ／４Ｖｅｃ、またＰｅｂＭＯＳトランジスタ
５のゲート・ソース間にかかる電圧も（Ｖｃｃ ３
／ ４ Ｖｃｅ） ＝ １ ／ ４ Ｖｃｅである。
第８図と同様に、この時、出力回路２０に流れる貫通電
流を計算すると次の様になる。
流を計算すると次の様になる。
そして上記と同様ニＶｃｃ−５Ｖ、 ＶｙＭ＝０．７
Ｖとすると Ｉｃｃ＝Ｋ （ニー０．７）寥−０，３０２５Ｋ −（
４）となる。
Ｖとすると Ｉｃｃ＝Ｋ （ニー０．７）寥−０，３０２５Ｋ −（
４）となる。
すなわち、本実施例回路では従来例の場合（式（２））
に比し貫通電流を１／１０以下に減少させることができ
る。また、第１図と第６図を比較すればねかるように、
出力回路２０のＰｃｋＭＯＳ）ランジスタ５及びＮｃｈ
ＭＯＳトランジスタ６の電流容量（ドライブ能力）は全
く差がなく、容量性負荷に対しても充分な高速性を得ら
れることは、言うまでもない。
に比し貫通電流を１／１０以下に減少させることができ
る。また、第１図と第６図を比較すればねかるように、
出力回路２０のＰｃｋＭＯＳ）ランジスタ５及びＮｃｈ
ＭＯＳトランジスタ６の電流容量（ドライブ能力）は全
く差がなく、容量性負荷に対しても充分な高速性を得ら
れることは、言うまでもない。
なお、以上は相補型ＭＯＳ集積回路を用いて説明したが
、本発明は他のＭＯＳ回路についても同様に応用可能で
ある。
、本発明は他のＭＯＳ回路についても同様に応用可能で
ある。
〔発明の効果〕
以上説明したように、本発明によれば、出力前段回路の
ＰｃｋＭＯＳトランジスタのドレインとＮｃｈＭＯＳト
ランジスタのドレインとの間に抵抗器を挿入することに
より、出力回路のスイッチング時の貫通電流を減少させ
るようにしたので、スイッチング時のスパイクノイズを
減少できると共に消費電力の低減を図ることができる。
ＰｃｋＭＯＳトランジスタのドレインとＮｃｈＭＯＳト
ランジスタのドレインとの間に抵抗器を挿入することに
より、出力回路のスイッチング時の貫通電流を減少させ
るようにしたので、スイッチング時のスパイクノイズを
減少できると共に消費電力の低減を図ることができる。
第１図はこの発明の一実施例による相補型ＭＯＳ集積回
路を示す図、第２図は第１図の出力前段回路の等価回路
図、第３図は第１図の貫通電流を計算するための各値を
表に示す図、第４図は一般的なＣＭＯＳ回路の最小構成
を示す図、第５図は第４図の回路の貫通電流を示す図、
第６図は従来の出力回路及び出力前段回路を示す図、第
７図は第６図の出力前段回路の等価回路図、第８図は第
６図の回路の貫通電流を計算するための各値を表に示す
図、第９図は第４図の回路の基板実装時の等価回路図、
第１０図は第４図の回路で発生するスパイクノイズを示
す図である。 ■・・・入力端子、２・・・出力端子、３・・・電源端
子、４・・・グランド端子、５・・・ＰチャネルＭＯＳ
トランジスタ、６・・・ＮチャネルＭＯＳ）ランジスタ
。
路を示す図、第２図は第１図の出力前段回路の等価回路
図、第３図は第１図の貫通電流を計算するための各値を
表に示す図、第４図は一般的なＣＭＯＳ回路の最小構成
を示す図、第５図は第４図の回路の貫通電流を示す図、
第６図は従来の出力回路及び出力前段回路を示す図、第
７図は第６図の出力前段回路の等価回路図、第８図は第
６図の回路の貫通電流を計算するための各値を表に示す
図、第９図は第４図の回路の基板実装時の等価回路図、
第１０図は第４図の回路で発生するスパイクノイズを示
す図である。 ■・・・入力端子、２・・・出力端子、３・・・電源端
子、４・・・グランド端子、５・・・ＰチャネルＭＯＳ
トランジスタ、６・・・ＮチャネルＭＯＳ）ランジスタ
。
Claims (1)
- （１）ＰチャネルＭＯＳトランジスタとｎチャネルＭＯ
Ｓトランジスタとを直列に接続した出力回路を内蔵した
相補型ＭＯＳ集積回路において、上記出力回路を駆動す
る前段回路のＰチャネルＭＯＳトランジスタのドレイン
とｎチャネルＭＯＳトランジスタのドレインとの間に挿
入された抵抗器を備えたことを特徴とする相補型ＭＯＳ
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61098991A JPS62254520A (ja) | 1986-04-28 | 1986-04-28 | 相補型ｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61098991A JPS62254520A (ja) | 1986-04-28 | 1986-04-28 | 相補型ｍｏｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62254520A true JPS62254520A (ja) | 1987-11-06 |
Family
ID=14234456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61098991A Pending JPS62254520A (ja) | 1986-04-28 | 1986-04-28 | 相補型ｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62254520A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63136823A (ja) * | 1986-11-28 | 1988-06-09 | Nec Corp | Ｃｍｏｓ集積回路 |
| JPH04330822A (ja) * | 1991-01-14 | 1992-11-18 | Toshiba Corp | Ｃｍｏｓ出力バッファ回路 |
-
1986
- 1986-04-28 JP JP61098991A patent/JPS62254520A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63136823A (ja) * | 1986-11-28 | 1988-06-09 | Nec Corp | Ｃｍｏｓ集積回路 |
| JPH04330822A (ja) * | 1991-01-14 | 1992-11-18 | Toshiba Corp | Ｃｍｏｓ出力バッファ回路 |
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