JPS60173924A - 論理回路 - Google Patents

論理回路

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JPS60173924A
JPS60173924A JP59028481A JP2848184A JPS60173924A JP S60173924 A JPS60173924 A JP S60173924A JP 59028481 A JP59028481 A JP 59028481A JP 2848184 A JP2848184 A JP 2848184A JP S60173924 A JPS60173924 A JP S60173924A
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JP
Japan
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transistor
mos
input signal
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load
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JP59028481A
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Kazuo Suganuma
菅沼　一雄
Tsuneo Hamai
浜井　恒夫
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Toshiba Corp
Toshiba Electronic Device Solutions Corp
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Toshiba Corp
Toshiba Microelectronics Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、多入力の論理回路に関するものである。
〔発明の技術的背景とその問題点〕
一般に、論理回路においては、ハイ（“Ｈ″）レベル出
力のだめの電源供給源の負荷素子として、抵抗およびＭ
ＯＳ　）ランジスタが使用されている。第１図は負荷抵
抗を使用した４人力ＮＯＲ回路を、第２図および第３図
はそれぞれ負荷ＭＯ８）ランジスタを使用した４人力Ｎ
ＯＲ回路を示している。第１図において、電源電圧ＶＤ
Ｄが印加される端子１１には抵抗Ｒの一端が接続され、
この抵抗Ｒの他端にはＮチャネル型でエンハンスメント
型の駆動ＭＯ８）ランジスタＱ１〜Ｑ４のドレインがそ
れぞれ接続される。上記ＭＯ８）ランジスタＱ１〜Ｑ４
のソースはそれぞれ接地され、ダートにはそれぞれ入力
信号ＩＮｌ〜ＩＮ４が供給される入力端子１２皿〜１２
４が接続される。そして、上記抵抗ＲとＭＯＳ　）ラン
・２スタＱ１〜Ｑ４との接続点Ｘに接続された出力端子
１３から出力信号ＯＵＴを得るようになっている。ここ
で、上記接続点Ｘの電圧は、常に抵抗Ｒの電圧降下分だ
け低い電圧に保たれる。
上記のような構成において、入力信号ＩＮ１〜ＩＮ４の
うち少なくとも１つが゛Ｈ″レベルであると、これに対
応したＭｏＳトランジスタＱ１〜Ｑ４が導通状態となｐ
１接続点Ｘが接地される。
従って、出力信号ＯＵＴは、抵抗Ｒと導通状態となった
Ｍｏ８　）ランジスタＱ１〜Ｑ４の導通抵抗を と合成抵抗とでまる分圧比に応じた電圧と々る。ここで
、抵抗Ｒの抵抗値をＭｏ８　）ランゾスタＱｌ−Ｑ４の
導通抵抗より充分大きく設定すれば、出力信号ＯＵＴは
ロー（パＬ”）レベルとなる。
一方、入力信号ＩＮ、〜ＩＮ４が全て“Ｌ”レベルであ
ったとすると、ＭＯＳトランジスタＱｌ〜Ｑ４は全て遮
断状態となｐ１出力端子１３には電源電圧ｖＤＤに近い
電圧が印加されるので、出力信号ＯＵＴはＨ”レベルと
なる。
ところで、上記のような構成では、出力信号ＯＵＴの＠
　Ｌ　＃レベル時、端子１１から抵抗Ｒおよび導通状態
のＭｏ８　）ランゾスタを介して直流貫通電流が流れる
。入力信号ＩＮ１〜ＩＮ４と出力信号ＯＵＴとの関係、
および上記直流貫通電流の有無を表−１に示す。
表−１ なお、表−１では”Ｈ”レベルを１”、ｔ　Ｌ　Ｈレベ
ルを′０＃として表わしている。
表−１から明らかなように、入力信号ＩＮ、〜ＩＮ、の
少すくとも１つが′Ｈ”（”１”）レベルであると貫通
電流が流れるため、消費電力が大きくなシ低消費電力化
の妨げとなっている。
第２図は、前記第１図における抵抗Ｒに代えて、Ｐチャ
ネル型でディプレッション型のＭＯＳトランジスタＱ５
を、第３図はＮチャネル型でディプレッション型のＭｏ
８　）ランジスタＱ６を負荷素子として使用したもので
ある。第２図および第３図において、前記第１図と同一
構成部には同じ符号を付してその説明は省略する。
上記のような構成において、Ｐチャネル型ＭＯ８）ラン
ジスタＱ６およびＮチャネル型ＭＯＳトランジスタＱ６
はそれぞれ、ダート、ソース間が接続されているため常
に導通状態と々っている。従って、接続点Ｘの電位は電
源電圧■ＤＤより常に低い電圧に設定され、ＭＯＳトラ
ンノスタＱＩＩ　、Ｑ６は負荷として働く。
このような構成においても前記第１図の回路と同様に動
作を行ない、貫通電流に関しても前記衣−１と同じであ
る。
このような欠点を除去して低消費電力化を図るため、第
４図に示すようなＣＭＯ８回路構成の４人力ＮＯＲ回路
が用いられている。すなわち、電源電圧ｖＤＤが印加さ
れる端子１１には、負荷として働くＰチャネル型でエン
ハンスメント型のＭｏ８　）ランジスタＱｓ−Ｑｓがそ
れぞれ直列接続され、これらＭｏ８　）ランジスタＱ８
〜Ｑ５のダートにはそれぞれ、入力信号ＩＮ４〜ＩＮ１
が供給される入力端子１２４〜１２．が接続される。上
記ＭＯ８）ランジスタＱ８〜Ｑ５の直列回路と接地点間
にはＮチャネル型の駆動ＭＯ８トランジスタＱ１〜Ｑ４
がそれぞれ並列接続され、これらＭｏ８　）ランジスタ
Ｑｔ〜Ｑ４のダートにはそれぞれ、入力端子１２１〜１
２４が接続される。そして、上記ＭＯ８）ランジスタＱ
ｓ　とＭｏ８　）　：＞ンジスタＱｌ−Ｑ４　との接続
点Ｘには、出力端子１３が接続される。
上記のような構成において、入力信号ＩＮ、〜ＩＮ、の
うち少なくとも１つが″″Ｈ＃Ｈ＃レベルと、これに対
応するＭＯＳ　）ランジスタＱ１〜Ｑ４が導通状態とな
り、接続点Ｘが接地される。
この時、ＭＯＳ　）ランジスタＱｓ−Ｑｓのうち、”Ｈ
“レベルの信号が供給されたＭＯＳ　）ランジスタは、
遮断状態となるので直流貫通電流は流れず、出力信号Ｏ
ＵＴは”Ｌ”レベルとなる。一方、入力信号ＩＮ、〜Ｉ
Ｎ、が全て＠　Ｌ　＃レベルで？ あると、ＭＯＳトランジスタＱｌ−Ｑ４は全て遮断状態
となｊり、ＭＯＳ）ランジスタＱ５〜Ｑ８は全て導通状
態となる。従って、出力信号ＯＵＴは″′Ｈ＃レベルと
なる。
このような構成によれば、直流貫通電流は流れず、消費
電力を最小にできる。
ところで、信号入力から論理信号出力までに要スる時間
は、“Ｌ＃レベルの出力時には、ＭＯＳ　）ランジスタ
Ｑ１〜Ｑ４のうちの少なくとも１つのＭＯＳ　）ランゾ
スタが導通状態となり、このＭＯＳ　）ランジスタのソ
ース側の′１！圧がドレイン側にかかるまでの遅延時間
（ＭＯＳ　）ランジスタの導通抵抗による）で良いのに
対し、″″Ｈ″Ｈ″レベル時は、ＭＯＳトランジスタＱ
ａ〜Ｑｓのそれぞれのソース側からドレイン側に電圧が
かか５、ＭＯＳ）ランジスタＱ８〜Ｑ５が順次導通する
必要があるため、４つのＭＯＳトランジスタによる遅延
時間を必要とする。このため、″″Ｈ＃Ｈ＃レベルする
のに要する時間は”Ｌ″レベル出力する場合に比べて約
４倍の時間がかかる欠点がある。この遅延時間は、負荷
ＭＯＳトランジスタの直列段数に比例するため、多入力
になるほど顕著となる。
また、ＣＭＯ８回路は、前記第１図ないし第３図に示し
た構成の回路に比べて素子数が多くなシ、ノ母ターンの
占有面積が増大するとともにその配線も複雑化し、実装
密度が低下する欠点がある。このノ４ターン面積の増大
や配線の複雑化、ツヤターン設計の困難性等も遅延時間
と同様に多入力論理回路になるほど顕著である。
〔発明の目的〕
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、消費電力を低減できるととも
に、高速化および回路構成の簡易化が図れるすぐれた論
理回路を提供することである。
〔発明の概要〕
すなわち、この発明においては、上記の目的を達成する
ために、論理入力信号が供給される複数の第１導電型駆
動ＭＯ８）ランジスタを設けるとともに、これらＭＯＳ
　）ランジスタの負荷として上記論理入力信号が選択的
に供給される第２導電型の負荷ＭＯ８）ランジスタとを
設け、この負荷ＭＯ８）ランジスタを論理入力信号で導
通制御するようにしている。これによって、論理回路の
消費電力を低減するとともに、ＣＭＯ８回路に比べて動
作速度の高速化および回路構成の簡単化を図っている。
〔発明の実施例〕
以下、この発明の一実施例について図面を参照して説明
する。第５図において、出力端子１３と接地点間には、
第１導電型（Ｎチャネル型）の駆動ＭＯ８）ランジスタ
Ｑ１〜Ｑ４が並列接続される。これらＭＯＳ　）ランジ
スタＱ１〜Ｑ４のｅ−）にはそれぞれ、論理入力信号Ｉ
Ｎ１〜■Ｎ４が供給される入力端子１２１〜１２番が接
続される。上記ＭＯ８）ランジスタＱ１〜Ｑ４の一端が
共通接続された出力端子１３と電源電圧ｖＤＤが印加さ
れる端子１ノとの間には、第１導電型（ｐチャネル型）
でエンハンスメント型の負荷ＭＯ８）ランジスタＱ９が
挿接され、このＭＯＳ　）ランジスタＱ９のダートには
端子１２１が接続されて成る。
次に、上記のような構成において動作を設明する。入力
信号ＩＮｌが６Ｈ”レベルであると、ＭＯＳ　）ランゾ
スタＱ９は遮断状態％Ｑ１は導通状態となシ、接続点Ｘ
は上記ＭＯ８）ランジスタＱ９によシミ源ｖＤＤから絶
縁され、ＭＯＳ　）ランジスタＱｌにより接地点に接続
されるため出力端子１３は接地電位となる。従って、他
の入力信号ＩＮ２〜工Ｎ４のレベル状態とは無関係に出
力信号０ＵＴｉｌ−１：″Ｌ″レベルとなる。この時、
電源■ＤＤと接続点Ｘとが絶縁されているため貫通電流
は流れず、電力は消費されない。
一方、入力信号ＩＮ１が”Ｌ　１１レベルであると、Ｍ
ＯＳ　）ランノスタＱ９は導通状態となり、接続点Ｘは
電源電圧ｖＤｌ、よりＭＯＳ　）ランジスタＱ９による
電圧降下分だけ低い電圧に保たれる。ここで０、他の入
力信号ＩＮ２〜ＩＮ４のうち少なくともいずれか１つが
”　Ｈ”レベルとなると、これニ対応するＭＯＳ　）ラ
ンジスタが導通状態となり、接続点Ｘは接地点に接続さ
れる。この時、接続点Ｘの電圧は、ＭＯＳトランジスタ
Ｑ９の導通抵抗と導通状態になっているＭＯＳ　）ラン
ジスタＱ２〜Ｑ４の導通抵抗との合成抵抗によってまる
電源電圧■ＤＤの分圧比によって決定される。
ここで、ＭＯＳトランノスタＱ２〜Ｑ４の導通抵抗全Ｍ
ＯＳトランジスタＱ９の導通抵抗より充分低く設定すれ
ば、出力信号ＯＵＴはＬ”レベルとなる。なお、この時
は貫通電流が流れるがこれを減少させるため、ＭＯＳト
ランジスタＱ、の小型化またはチャンネル長を長くする
方法も低消費電力化に有効である。
また、入力信号ＩＮ、〜ＩＮ４が全て°°Ｌ＃レベルで
あると、ＭＯＳ　）ランジスタＱ９は導通状態、ＭＯＳ
トランジスタＱｌ−Ｑ４は遮断状態となるため、出力信
号ＯＵＴは”　Ｈ”レベルとなる。この時、貫通電流は
流れない。
上記第５図の回路の真理値および貫通′６イ流の有無を
表−２に示す。
表−２ 表−２より明らかなように、貫通電流が流れるのは、入
力信号ＩＮ、が”Ｌ＃レベルで、かつ他の入力信号ＩＮ
２〜ＩＮ４のうち少なくとも１つが“Ｈ＃レベルの時で
ある。従って、前記第１図ないし第３図の回路に比べ消
費電力を約１／２に低減できる。
また、入力信号ＩＮ１〜ＩＮ４が全て“Ｌ”レベルであ
った場合、信号入力から出力までに要する時間は、ＭＯ
ＳトランジスタＱ９が導通状態とな９、ソース側の電圧
がドレイン側にかかるまでの１つのＭＯＳ　）ランジス
タの導通抵抗による遅延時間で済む、一方、入力信号Ｉ
Ｎ、〜ＩＮ４の少なくとも１つの入力信号が”Ｈ”レベ
ルの場合にも、入力信号の”　ｆ（”レベルに対応する
ＭＯＳ　）ランジスタが導通状態となり、ソース側の電
圧がドレイン側にかかるまでの１つのＭＯＳトランジス
タの導通抵抗による遅延時間で済むため、前記第４図に
示したＣＭＯ８回路構成のものに比べて高速化が可能で
ある。１だ、素子数も第４図のものより少なくできるの
で高密度実装が可能となる。
なお、上記実施例では、４人力の場合を例に取って説明
したが、多入力の全ての場合に適用が可能であるのはも
ちろんである。また、負荷ＭＯ８）ランノスタＱ９のダ
ートを人力（ｇ号ＩＮ。
が供給される入力端子１２１に接続したが、他の入力端
子１２２〜１２４に選択的に接続しても良く、予めＨ”
レベルが出力される確率が高いことがわかっている場合
はその信号を選択すれば更に低消費電力化できる。さら
に、動作速度より低消費電力化を優先したい場合は、負
荷ＭＯ８ｌ−ランジスタとして直列接続した複数のＭＯ
Ｓ　）ランノスタを設け、入力信号で選択的に導通制御
しても良く、これらは必要とする特性（動作速度、消費
電力および・やターン面ｙｔ＊）に応じて適宜設定すれ
ば良い。
また、ＮＯＲ回路の場合について藏明したが、ＮＡＮＤ
回路やＮＯＲ回路およびＮＡＮＤ回路を応用した論理回
路においても同様な効果が得られる。
さらに、上記実施例では負荷素子としてＰチャネル型で
エンハンスメント型のＭＯＳ　）ランジスタを使用した
がＰチャネル型でディプレッション型のＭＯＳ　）ラン
ジスタを用いても良いのはもちろんである。
〔発明の効果〕
以上説明したようにこの発明によれば、消費電力を低減
できるとともに、高速化および回路構成の簡単化が図れ
るすぐれた論理回路が得られる。
【図面の簡単な説明】
第１図表いし第４図はそれぞれ従来の論理回路を説明す
るための図、第５図はこの発明の一実施例に係る論理回
路を説明するための図である。 ｌＮ１−　ｌＮ４・・・論理入力信号、Ｑｌ−Ｑ４・・
・駆動ＭＯ８）ランジスタ、Ｑｅ・・・負荷ＭＯ８）ラ
ンノスタ。 出願人代理人　弁理士　鈴　江　武　彦第１図 第２図　第３Ｎ

Claims (1)

  1. 【特許請求の範囲】 ０）論理入力信号が供給される複数の第１導電型駆動Ｍ
    Ｏ８）ランジスタと、これらＭＯＳ　）ランジスタの負
    荷として働き上記論理入力信号が選択的に供給される第
    ２導電型の負荷ＭＯ８）ランゾスタとを具備したことを
    特徴とする論理回路０ （２）　前記負荷ＭＯ８）ランジスタは、Ｐチャネル型
    でエンハンスメント型のＭＯＳ　）　ランジスタである
    ことを特徴とする特許請求の範囲第１項記載の論理回路
    。 （３）　前記負荷ＭＯ８）ランジスタは、Ｐチャネル型
    でディプレッション型のＭＯＳ　）ランノスタであるこ
    とを特徴とする特許請求の範囲第１項記載の論理回路。
JP59028481A 1984-02-20 1984-02-20 論理回路 Pending JPS60173924A (ja)

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US06/643,713 US4621207A (en) 1984-02-20 1984-08-24 Logic circuit with MOSFETs arranged to reduce current flow
EP85300392A EP0153802B1 (en) 1984-02-20 1985-01-21 Logic circuits
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EP (1) EP0153802B1 (ja)
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US4621207A (en) 1986-11-04
EP0153802A1 (en) 1985-09-04
EP0153802B1 (en) 1989-07-26
DE3571906D1 (en) 1989-08-31

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