JPH0374722A - バス回路 - Google Patents
バス回路Info
- Publication number
- JPH0374722A JPH0374722A JP1210918A JP21091889A JPH0374722A JP H0374722 A JPH0374722 A JP H0374722A JP 1210918 A JP1210918 A JP 1210918A JP 21091889 A JP21091889 A JP 21091889A JP H0374722 A JPH0374722 A JP H0374722A
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- JP
- Japan
- Prior art keywords
- bus
- circuit
- input
- precharge
- transistor
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002195 synergetic effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はマイクロコンピュータにおいて高速動作の可能
なバス回路に関するものである。
なバス回路に関するものである。
従来の技術
第２図は従来の半導体集積回路におけるバス回路の構成
を示したものである。２００はバス、２０１はバス出力
トランジスタ、２０２はバス出力回路、２０３はプリチ
ャージトランジスタ、２０４はバス出力制御信号線、２
０５はバス入力回路、２０６はバス入力制御信号線、２
０７はバス制御回路、２０８はプリチャージ信号線であ
る。
を示したものである。２００はバス、２０１はバス出力
トランジスタ、２０２はバス出力回路、２０３はプリチ
ャージトランジスタ、２０４はバス出力制御信号線、２
０５はバス入力回路、２０６はバス入力制御信号線、２
０７はバス制御回路、２０８はプリチャージ信号線であ
る。
以上のように構成されたバス回路の動作について説明す
る。まず、バス制御回路２０７はローレベルの信号をプ
リチャージ信号線２０８に出力する。この信号を受けて
ｐチャンネル型のプリチャージ・トランジスタ２０３は
導通され、バス２００をハイレベルにプリチャージを行
う。次にバス制御回路２０７はハイレベルのプリチャー
ジ信号を出力してプリチャージ・トランジスタ２０３を
遮断させると同時に、バス出力回路２０２とバス入力回
路２０５に対してそれぞれバス出力制御信号とバス入力
制御信号を送り、それぞれ出力動作および入力動作を実
行させる。バス出力回路２０２はバス入力制御信号線２
０４より信号を受は取るとｎチャンネル型のバス出力ト
ランジスタ２０１を導通させて、バス２００をローレベ
ルへとドライヴする。バス入力回路２０５はバス入力制
御信号によりバス２００よりデータを入力する。
る。まず、バス制御回路２０７はローレベルの信号をプ
リチャージ信号線２０８に出力する。この信号を受けて
ｐチャンネル型のプリチャージ・トランジスタ２０３は
導通され、バス２００をハイレベルにプリチャージを行
う。次にバス制御回路２０７はハイレベルのプリチャー
ジ信号を出力してプリチャージ・トランジスタ２０３を
遮断させると同時に、バス出力回路２０２とバス入力回
路２０５に対してそれぞれバス出力制御信号とバス入力
制御信号を送り、それぞれ出力動作および入力動作を実
行させる。バス出力回路２０２はバス入力制御信号線２
０４より信号を受は取るとｎチャンネル型のバス出力ト
ランジスタ２０１を導通させて、バス２００をローレベ
ルへとドライヴする。バス入力回路２０５はバス入力制
御信号によりバス２００よりデータを入力する。
発明が解決しようとする課題
しかしながら上記のような構成では、バスをプリチャー
ジするためにプリチャージ・トランジスタ２０３を駆動
能力の高いｐチャンネルトランジスタとする必要があり
、逆にバス２００の負荷容量を増加させてしまう。また
バス出力トランジスタ２０１もバス２００を完全に駆動
させるために駆動能力の高いものが必要となり、結果と
してバスの負荷容量が増大することとなる。一方、近年
マイクロコンピュータを含む半導体集積回路においては
ますます高速化されており、内蔵されるバス回路にも高
速動作が要求されてきている。この要求に対して前記バ
スの負荷容量の増大は相反するものであり、高速化に対
する問題点を有していた。本発明はかかる点に鑑み、高
速に動作することが可能で、しかもチップサイズの大幅
な増加をすることなく実現できるバス回路を提供するこ
とを目的とするものである。
ジするためにプリチャージ・トランジスタ２０３を駆動
能力の高いｐチャンネルトランジスタとする必要があり
、逆にバス２００の負荷容量を増加させてしまう。また
バス出力トランジスタ２０１もバス２００を完全に駆動
させるために駆動能力の高いものが必要となり、結果と
してバスの負荷容量が増大することとなる。一方、近年
マイクロコンピュータを含む半導体集積回路においては
ますます高速化されており、内蔵されるバス回路にも高
速動作が要求されてきている。この要求に対して前記バ
スの負荷容量の増大は相反するものであり、高速化に対
する問題点を有していた。本発明はかかる点に鑑み、高
速に動作することが可能で、しかもチップサイズの大幅
な増加をすることなく実現できるバス回路を提供するこ
とを目的とするものである。
課題を解決するための手段
本発明は、マイクロコンピュータに内蔵されたバス回路
において、中間レベルまでレベルを上昇させるプリチャ
ージ・トランジスタと、バス出力トランジスタと、入力
信号を遮断することができるバス入力回路およびバスの
動作を助ける補助回路を備えたバス回路である。
において、中間レベルまでレベルを上昇させるプリチャ
ージ・トランジスタと、バス出力トランジスタと、入力
信号を遮断することができるバス入力回路およびバスの
動作を助ける補助回路を備えたバス回路である。
作用
本発明は前記の構成により、バスのレベルを中間レベル
までしかプリチャージしなく、シかも補助回路の働きに
より高速に動作することができる。
までしかプリチャージしなく、シかも補助回路の働きに
より高速に動作することができる。
実施例
第１図は本発明の実施例における半導体集積回路のバス
回路の構成図を示すものである。第１図において１００
はバス、１０１はバス出力トランジスタ、１０２はバス
出力回路、１０３はプリチャージ・トランジスタ、１０
４はバス出力制御信号線、１０５はバス入力回路く全体
〉、１０６はバス入力制御信号線、１０７はバス制御回
路、１０８はプリチャージ信号線、１０９は補助回路、
１１０，１１３，１１４はｎチャンネル・トランジスタ
、１１１はインバータ、１１２゜１１５はｐチャンネル
・トランジスタ、１１６はバス入力回路、１１７はバス
入力イネーブル信号線である。
回路の構成図を示すものである。第１図において１００
はバス、１０１はバス出力トランジスタ、１０２はバス
出力回路、１０３はプリチャージ・トランジスタ、１０
４はバス出力制御信号線、１０５はバス入力回路く全体
〉、１０６はバス入力制御信号線、１０７はバス制御回
路、１０８はプリチャージ信号線、１０９は補助回路、
１１０，１１３，１１４はｎチャンネル・トランジスタ
、１１１はインバータ、１１２゜１１５はｐチャンネル
・トランジスタ、１１６はバス入力回路、１１７はバス
入力イネーブル信号線である。
以上のように構成された本実施例のバス回路について以
下その動作を説明する。
下その動作を説明する。
まずバス制御回路１０７よりプリチャージ信号がプリチ
ャージ信号線１０８にローレベルとして出力される。プ
リチャージ・トランジスタ１０３はプリチャージ信号に
より、バス１００をプリチャージする。しかしプリチャ
ージ−トランジスタ１０３はｎチャンネルのためバス１
００は中間レベルとなる。一方、補助回路１０９内のｎ
チャンネル・トランジスタ１１３はプリチャージ信号に
より遮断する。ｐチャンネルトランジスタ１１２はイン
バータ１１１の入力をハイレベルとし、インバータ１１
１の出力はローレベルとなり、ｎチャンネル・トランジ
スタ１１０は遮断する。バス入力回路１０５内のバス入
力イネーブル信号：１１１７の信号はローレベルとなっ
ておりｎチャンネルトランジスタ１１４は遮断している
。
ャージ信号線１０８にローレベルとして出力される。プ
リチャージ・トランジスタ１０３はプリチャージ信号に
より、バス１００をプリチャージする。しかしプリチャ
ージ−トランジスタ１０３はｎチャンネルのためバス１
００は中間レベルとなる。一方、補助回路１０９内のｎ
チャンネル・トランジスタ１１３はプリチャージ信号に
より遮断する。ｐチャンネルトランジスタ１１２はイン
バータ１１１の入力をハイレベルとし、インバータ１１
１の出力はローレベルとなり、ｎチャンネル・トランジ
スタ１１０は遮断する。バス入力回路１０５内のバス入
力イネーブル信号：１１１７の信号はローレベルとなっ
ておりｎチャンネルトランジスタ１１４は遮断している
。
したがってｐチャンネル・トランジスタ１１５によりバ
ス入力回路１１６の入力はハイレベルとなる。
ス入力回路１１６の入力はハイレベルとなる。
次にバス制御回路１０７はプリチャージ信号線１０８の
信号をハイレベルとしてプリチャージ・トランジスタ１
０３を遮断させると同時に、バス出力回路１０２をバス
入力回路１０５にそれぞれバス出力制御信号とバス入力
制御信号を出力し、バス出力およびバス入力動作を実行
させる。バス出力回路１０２はバス出力制御信号により
バス出力トランジスタ１０１を導通させバス１００をロ
ーレベルにドライヴする。プリチャージ時に中間レベル
となっていたためより少ない時間でバスをドライヴする
ことが可能である。プリチャージ信号がハイレベルとな
っていることによりｎチャンネル・トランジスタ１１３
は導通状態にある。
信号をハイレベルとしてプリチャージ・トランジスタ１
０３を遮断させると同時に、バス出力回路１０２をバス
入力回路１０５にそれぞれバス出力制御信号とバス入力
制御信号を出力し、バス出力およびバス入力動作を実行
させる。バス出力回路１０２はバス出力制御信号により
バス出力トランジスタ１０１を導通させバス１００をロ
ーレベルにドライヴする。プリチャージ時に中間レベル
となっていたためより少ない時間でバスをドライヴする
ことが可能である。プリチャージ信号がハイレベルとな
っていることによりｎチャンネル・トランジスタ１１３
は導通状態にある。
バス１００がローレベルに近づくとインバータ１１１の
出力はハイレベルとなりｎチャンネル喫トランジスタ１
１０を導通させることによりバス１００はすみやかにロ
ーレベルとなる。一方バス入力回路１１６はバス入力制
御信号によりバス入力イネーブル信号をハイレベルとし
てｎチャンネル・トランジスタ１１４を導通させる。バ
ス１００がローレベルとなると、バス入力回路１１６に
ローレベルが入力される。
出力はハイレベルとなりｎチャンネル喫トランジスタ１
１０を導通させることによりバス１００はすみやかにロ
ーレベルとなる。一方バス入力回路１１６はバス入力制
御信号によりバス入力イネーブル信号をハイレベルとし
てｎチャンネル・トランジスタ１１４を導通させる。バ
ス１００がローレベルとなると、バス入力回路１１６に
ローレベルが入力される。
以上のように本実施例によれば中間レベルからの短い時
間でバスを動作させることが可能となると同時に、補助
回路の働きによりバスの動作を加速することができ、バ
ス回路の高速化を実現することができる。
間でバスを動作させることが可能となると同時に、補助
回路の働きによりバスの動作を加速することができ、バ
ス回路の高速化を実現することができる。
発明の詳細
な説明したように、本発明によれば、特にマイクロコン
ピュータなどの半導体集積回路に内蔵されるバス回路を
高速に動作させることができるばかりでなく、補助回路
があるためにバス出力トランジスタの駆動能力が低くて
もよくなり、結果的にチップサイズの減少に結びつく効
果がある。
ピュータなどの半導体集積回路に内蔵されるバス回路を
高速に動作させることができるばかりでなく、補助回路
があるためにバス出力トランジスタの駆動能力が低くて
もよくなり、結果的にチップサイズの減少に結びつく効
果がある。
前記構成による高速化と、出力トランジスタ削減による
バス負荷容量の減少の相乗効果がある。
バス負荷容量の減少の相乗効果がある。
さらに差動アンプ等を使用する方式に較べて少ない消費
電力と少ない付加回路で実現できるという利点があり、
その実用的効果は大きい。
電力と少ない付加回路で実現できるという利点があり、
その実用的効果は大きい。
第１図は本発明における実施例のバス回路の構成図、第
２図は従来のバス回路の構成図である。 １００・・・・・・バス、１０１・・・・・・バス出力
トランジスタ、１０２・・・・・・バス出力回路、１０
３・・・・・・プリチャージ・トランジスタ、１０４・
・・・・・バス出力制御信号線、１０５・・・・・・バ
ス入力回路〈全体〉、１０６・・・・・・バス入力制御
信号線、１０７・・・・・・バス制御回路、１０８・・
・・・・プリチャージ信号線、１０９・・・・・・補助
回路、１１０，１１３，１１４・・・・・・ｎチャンネ
ル・トランジスタ、１１１・・・・・・インバータ、１
１２，１１５・・・・・・ｐチャンネルトランジスタ、
１１６・・・・・・バス入力回路、１１７・・・・・・
バス入力イネーブル信号線、２００・・・・・・バス、
２０１・・・・・・バス出力トランジスタ、２０２・・
・・・・バス出力回路、２０３・・・・・・プリチャー
ジ・トランジスタ、２０４・・・・・・バス出力制御信
号線、２０５・・・・・・バス入力回路、２０６・・・
・・・バス入力制御信号線、２０７・・・・・・バス制
御回路、２０８・・・・・・プリチャージ信号線。
２図は従来のバス回路の構成図である。 １００・・・・・・バス、１０１・・・・・・バス出力
トランジスタ、１０２・・・・・・バス出力回路、１０
３・・・・・・プリチャージ・トランジスタ、１０４・
・・・・・バス出力制御信号線、１０５・・・・・・バ
ス入力回路〈全体〉、１０６・・・・・・バス入力制御
信号線、１０７・・・・・・バス制御回路、１０８・・
・・・・プリチャージ信号線、１０９・・・・・・補助
回路、１１０，１１３，１１４・・・・・・ｎチャンネ
ル・トランジスタ、１１１・・・・・・インバータ、１
１２，１１５・・・・・・ｐチャンネルトランジスタ、
１１６・・・・・・バス入力回路、１１７・・・・・・
バス入力イネーブル信号線、２００・・・・・・バス、
２０１・・・・・・バス出力トランジスタ、２０２・・
・・・・バス出力回路、２０３・・・・・・プリチャー
ジ・トランジスタ、２０４・・・・・・バス出力制御信
号線、２０５・・・・・・バス入力回路、２０６・・・
・・・バス入力制御信号線、２０７・・・・・・バス制
御回路、２０８・・・・・・プリチャージ信号線。
Claims (1)
- マイクロコンピュータに内蔵されたバス回路において
、中間レベルまでレベルを上昇させるプリチャージトラ
ンジスタと、バス出力トランジスタと、入力信号を遮断
することができるバス入力回路およびバスの動作を助け
る補助回路を備えたことを特徴とするバス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1210918A JPH0374722A (ja) | 1989-08-16 | 1989-08-16 | バス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1210918A JPH0374722A (ja) | 1989-08-16 | 1989-08-16 | バス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0374722A true JPH0374722A (ja) | 1991-03-29 |
Family
ID=16597223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1210918A Pending JPH0374722A (ja) | 1989-08-16 | 1989-08-16 | バス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0374722A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150846A (en) * | 1997-11-05 | 2000-11-21 | Nec Corporation | Bus circuit |
| JP2010225258A (ja) * | 2008-08-18 | 2010-10-07 | Elpida Memory Inc | 半導体装置及び信号伝送線路の駆動方法 |
| US8259509B2 (en) | 2008-08-18 | 2012-09-04 | Elpida Memory, Inc. | Semiconductor memory device and method with auxiliary I/O line assist circuit and functionality |
-
1989
- 1989-08-16 JP JP1210918A patent/JPH0374722A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150846A (en) * | 1997-11-05 | 2000-11-21 | Nec Corporation | Bus circuit |
| JP2010225258A (ja) * | 2008-08-18 | 2010-10-07 | Elpida Memory Inc | 半導体装置及び信号伝送線路の駆動方法 |
| US8259509B2 (en) | 2008-08-18 | 2012-09-04 | Elpida Memory, Inc. | Semiconductor memory device and method with auxiliary I/O line assist circuit and functionality |
| US8699281B2 (en) | 2008-08-18 | 2014-04-15 | Elpida Memory Inc. | Semiconductor memory device and method with auxiliary I/O line assist circuit and functionality |
| US9177620B2 (en) | 2008-08-18 | 2015-11-03 | Ps4 Luxco S.A.R.L. | Semiconductor memory device and method with auxiliary I/O line assist circuit and functionality |
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