JP2000511365A - 高速振幅制限プルアップ回路 - Google Patents

Abstract

(57)【要約】 制限された電圧振幅ならびに高速立上りおよび立下り時間を有するプルアップ回路(200)は、プルアップ構造(210)および内部ノード（Ｎ１）を含む。Ｎ−ツリー110が内部ノード（Ｎ１）を放電する前にプルアップ回路(200)はプルアップ構造(210)の電流を制限するために動作し、立上り時間および電力消費量を低減するためにプルアップ構造(210)のプルアップ効果を低減する。従って、立上り時間を低減するためにプルアップ構造(210)のプルアップ効果を増大するためにＮ−ツリー(110)が内部ノード（Ｎ１）をプルダウンした後にプルアップ回路(200)はプルアップ構造(210)の電流を最大にする。その結果、内部ノード（Ｎ１）の電圧はＮ−ツリー(110)が不活性となったときにより迅速に充電され、Ｎ−ツリー(110)が活性となったときにもより迅速に放電される。

Description

【発明の詳細な説明】 高速振幅制限プルアップ回路 発明の分野 本発明はプルアップ回路に係わり、特にCMOS回路に使用するスタティクプルア ップ回路に関する。 発明の背景 図１は、高速応用のためのCMOS集積回路に一般的に使用される従来のスタティ クプルアップ回路100のダイヤグラムを示す。ここで、術語CMOSはシリコンゲー ト技術を使用したコンプリメンタリMOS構造を参照するためにも使用される。Ｎ −ツリー110は、活性時に出力ライン101の電圧をプルダウンするために働き、非 活性時に出力ライン101の電圧のプルダウンを停止する。出力ライン101は内部ノ ード120において、プルアップ回路に接続されている。内部ノード120は入力端子 131によってCMOSインバータ130に接続される。従って内部ノード上の論理レベル は、出力端子132において、インバータ130によって反転される。出力端子132は 、フィードバックライン141を介してプルダウンＰ−チャンネル電界効果型トラ ンジスタ（FET）140のゲートに接続される。Ｐ−チャンネルFET140は、内部ノー ド120に接続されるソースと接地電位に保持されるドレンを有する。従って、イ ンバータ130によって発生された出力信号は、Ｐ−チャンネルFET140のゲートに フィードバックし、Ｐ−チャンネルFET140をターンオンまたはターンオフする。 Vdd電源に接続されたソースと内部ノード120に接続されたドレンを有するＰ −チャンネルFET150はプルアップ素子として働く。Ｐ −チャンネルFET150は、ゲート151上で信号PWR＿BYPASSを受信する。通常の動作 において、信号PWR＿BYPASSはモード制御回路（図示せず）によって論理Ｌレベ ルに保持（即ち、ディアサート）され、従ってＰ−チャンネルFETのターンオン を引き起こす。ゆえに、内部ノード120を介してプルアップＰ−チャンネルFET15 0とプルダウンＰ−チャンネルFET140によって電圧ディバイダが形成され、Ｎ− ツリ−110が活性していない時にノード120が保持される電圧を決定する。 PWR＿BYPASS信号は、プルアップ回路100をパワーバイパスモードに置くため に使用され、プルアップ回路100による全電力消費を停止する。従ってプルアッ プ回路100が動作中でないとき（即ち、試験中）は、パワーバイパスモードに投 入するためにPWR＿BYPASS信号はアサート（即ち論理Ｈレベルに駆動）され得る 。PWR＿BYPASS信号がアサートされたとき、プルアップＰ−チャンネルFET150は ターンオフされ、その結果ノード120を介するすべての直流電流経路を電源Vddお よび接地電位源から遮断する。その結果、電力はプルアップ回路100によって本 質的に一切消費されない。さらに、ノード120に接続されたドレンと接地電位に 保持されるソースを有するＮ−チャンネルFET160は、ゲート161においてPWR＿BY PASS信号を受信する。従って、PWR＿BYPASS信号がアサートされたとき、プルダ ウンＮ−チャンネルFET160は活性化され、その結果内部ノード120の電圧を論理 Ｌレベルにプルダウンする。内部ノード120の論理Ｌ電圧レベルは、インバータ1 30に出力端子132に論理Ｈ出力信号を出力させ、パワーバイパスモードにあると きにプルアップ回路100に対して確定的なＨ出力状態を提供する。 プルアップ回路100は以下のように動作する。インバータ130が出力端子132に 論理Ｈ信号を発生している（即ち、Ｎ−ツリー110 が内部ノード120の電圧をプルダウンしている）とき、プルダウンＰ−チャンネ ルFET140のゲートはライン141を介して論理Ｈ信号を受信する。ノード120の“低 ”電圧は、Ｎ−ツリー110に対するプルアップFET150の素子比（device ratio） によって決定され、インバータ130のしきい値電圧（即ち、それ以上でインバー タ130が論理Ｌ出力信号を発生し、それ以下でインバータ130が論理Ｈ信号を発生 する電圧）以下となるように設計される。 よって、Ｎ−ツリー110が活性でない（即ち、Ｎ−ツリー110が最早や内部ノー ド120の電圧をプルダウンしない）とき、プルアップFET150は、内部ノード120に おける電圧のプルアップを開始する。いったん内部ノード120の電圧がインバー タ130のしきい値電圧以上に上昇すると、インバータ130はプルダウンFET140を相 対的に一層導通的にする（即ちより大電流を流し得る）論理Ｌ信号を発生する。 結果として、プルダウンFET140はプルアップFET150のプルアップ効果の低減を開 始し、その結果ノード120の電圧をインバータ130のしきい値電圧のごくわずか上 に上昇させる。従って、Ｎ−ツリー110に内部ノード120の電圧をプルダウンさせ る１または複数の信号（図示せず）をＮ−ツリー110が後に受信したとき、Ｎ− ツリー110はプルダウンのための十分な電圧を有しておらずプルダウン時間は減 少する。 従って、Ｐ−チャンネルFET140および150のサイズの比は直接内部ノード120の “高”電圧レベルを決定する。設計者は、Ｐ−チャンネルFET140および150のサ イズ比を調節することによって、基本的にはプルアップ速度をプルダウン速度に 対して取引することによってプルダウンおよびプルアップ速度の最適化を試みる ことが可能である。 要約 本発明によれば、制限された電圧振幅ならびに高速プルアップおよびプルダウ ン時間を有するプルアップ回路が提供される。本発明の１つの実施例によれば、 プルアップ回路は、プルアップ構造、プルダウン構造ならびに内部ノードを包含 する。内部ノードは、Ｎ−ツリーの出力端子に接続される。活性のときＮ−ツリ ーは接地電位源に内部ノードを放電し、不活性のとき内部ノードを接地電位源か ら切り離す。 プルアップ回路は、Ｎ−ツリーが内部ノードを放電する前に、プルアップ構造 の電流を制限するために動作し、立下り時間ならびに電力消費量を低減するため にプルアップ構造のプルアップ効果を低減する。従って、プルアップ回路はＮ− ツリーが内部ノードをプルダウンした後にプルアップ構造の電流を最大とし、立 上り時間を低減するためにプルアップ構造のプルアップ効果を増大する。その結 果、内部ノードの電圧はＮ−ツリーが不活性となったときにより迅速に充電し、 Ｎ−ツリーが活性となったときにもより迅速に放電する。 図の簡単な説明 図１（従来技術）は、一般的なスタティクプルアップ回路の概略図を示す。 図２は、本発明の１実施例に係るプルアップ回路の概略図を示す。 図３は、図２に描かれたプルアップ回路の電圧特性を図示したものである。 図４は、本発明の他の実施例に係るプルアップ回路の概略図を示す。 詳細な説明 図２は、本発明の１つの実施例に係るスタティクプルアップ回路200を示す。 本質的に同一の構造および機能を有する素子を参照するときに、図の間で同一の 参照番号が使用される。プルアップ回路200は、インバータ130および内部ノード Ｎ１に接続されるプルアップ構造210を含んでいる。プルアップ構造210は、内部 ノードＮ１が“高”電圧レベルであるとき、回路100(図１)と比較するとプルア ップ回路のプルアップ効果を低減する。従って、プルアップ回路200は与えられ たスタテック電力消費に対して一層速いプルアップ速度を有し、または与えられ たプルアップ速度に対して一層低い電力消費を有する。 プルアップ構造は、Ｐ−チャンネルFET212およびT1ならびにＮ−チャンネルFE T T2を含んでいる。Ｐ−チャンネルFET212は、Vdd電源に接続されているソース および内部ノードＮ１に接続されたドレンを有し、ノードＮ１をプルアップする ためのプルアップ素子として機能する。本実施例において、電圧Vddは約3.3Ｖで ある。Ｐ−チャンネルFET T1はライン220を介して出力端子132に接続されたゲー ト、Ｐ−チャンネルFET212のゲートに接続されたドレン、および内部ノードに接 続されたソースを有する。Ｎ−チャンネルFET T2は、ライン220を介して出力端 子132に接続されたゲート、接地電位に保持されるソースおよびFET212のゲート に接続されるドレンを有する。 プルアップ回路200は以下のように動作する。インバータ130が論理Ｌ信号を出 力している（即ちプルアップトランジスタ212が内部ノードＮ１の電圧が論理Ｈ レベルにプルアップした）とき、Ｐ−チャンネルFET T1およびＮ−チャンネルFE T T2のゲートは、ライン220を介して論理Ｌ信号を受信する。その結果、Ｐ−チ ャンネルFE T T1はより導通的となり、一方Ｎ−チャンネルFET T2はより導通的でなくなる。 従ってＰ−チャンネルFET T1は、本質的に内部ノードＮ１の電圧に等しくなるよ うにゲート214の電圧をプルアップする。ゲート214の電圧が増加されるため、プ ルアップFET212はより導通的でなくなり、もしＮ−ツリー110が内部ノードＮ１ の電圧のプルダウンを開始したならば、プルアップFET212が導通し得る電流量を 制限する。従って、Ｎ−ツリー110はプルアップFET212の低減されたプルアップ 効果に対抗して“プルダウン”するので、Ｎ−ツリー110はより迅速に内部ノー ドを放電する。 Ｎ−ツリー110が活性であり、内部ノードＮ１の電圧をインバータ130のしきい 値電圧以下にプルダウンしているとき、インバータ130は、出力端子132に論理Ｈ 信号を出力するために遷移する。Ｐ−チャンネルFET T1およびＮ−チャンネルFE T T2のゲートは線220を介して論理Ｈ信号を受信する。その結果、Ｐ−チャンネ ルFET T1はより導通的でなくなり、一方Ｎ−チャンネルFET T2はより導通的とな る。従って、Ｎ−チャンネルFET T2はゲート214の電圧を本質的に接地電位に等 しくプルダウンし、プルアップFET212が導通し得る電流を増大する。従って、Vd d電圧源からプルアップFET212によって導通される電流は、Ｎ−ツリー110が内部 ノードN1の放電を停止した後の内部ノードＮ１に対する最速の充電時間を可能と するために最大化される。さらに、内部ノードＮ１の電圧は、インバータ130の しきい値電圧の近傍にプルアップされ、Ｎ−ツリー110が内部ノードＮ１の放電 を停止した後にプルアップFET212が内部ノードＮ１の電圧をインバータ130のし きい値電圧以上に引き上けるのに要求される時間を減少する。 Ｎ−ツリー110が内部ノードＮ１の放電を停止した後は、そうでなければプル アップFET212は単にターンオフするだけであるので、 プルアップFET212は内部ノードＮ１の電圧を電圧Vdd以下であるプルアップFET21 2のしきい値電圧（Vt）より高くプルアップすることはできない。従って、内部 ノードＮ１の電圧はVdd-Vtの上限を有する。プルアップの間は電流を最大とし、 プルダウンの間は電流を最小とすることを許容して、プルアップ回路200はプル アップFET212によって導通される電流を制御するので、プルアップ回路200はプ ルアップ回路100(図１)に対して利点がある。 図３は、プルアップ回路200の電流特性を示す。ｘ軸はＮ−ツリー110によって 受信される入力信号（図示せず）の電圧である。入力信号がアサートされたとき 、Ｎ−ツリー110は内部ノードＮ１を放電する。ｙ軸は内部ノードＮ１または出 力端子132の電圧を示す。 曲線310は、Ｎ−ツリー110の入力信号の関数としての内部ノードＮ１の電圧を 示している。曲線310のセグメント311は、Ｎ−ツリー110の入力信号が低である ときの内部ノードＮ１の電圧を示している。この低入力電圧はＮ−ツリー110中 のＮ−チャンネルトランジスタをターンオフさせ、従ってプルアップFET212が内 部ノードＮ１の電圧をプルアップすることを許容する。上述したように、内部ノ ードＮ１の電圧は約2.7Ｖに制限されるが、これは3.3ＶのVdd電圧よりほゞ１倍V t低い。曲線310の部分312は、Ｎ−ツリー１10の入力電圧が高いときの内部ノー ドＮ１の電圧を示している。この高入力信号はＮ−ツリー110中のＮ−チャンネ ルトランジスタをターンオンさせ、内部ノードＮ１を放電させる。この時の内部 ノードＮ１の電圧は、Ｐ−チャンネルFET T1とＮ−ツリー110の素子比によって 決定される。内部ノードＮ１の電圧振幅の上限はこの比によって影響されないが 、上述したようにプルアップFET212のVtに依存する。 曲線320は、Ｎ−ツリー110への入力信号の電圧の関数としての出力端子132の 電圧を示す。曲線320のセグメント321は、Ｎ−ツリー110の入力信号が低である ときの出力端子132の電圧を示す。この低入力電圧は、内部ノードＮ１の電圧を セグメント311によって示す様に高とし、インバータ130に出力端子132における 論理Ｌ信号を出力させる。曲線320のセクション322は、Ｎ−ツリー110への入力 信号が高であるときの出力端子132の電圧を示している。この高入力電圧は内部 ノードＮ１の電圧を低とし、インバータ130に出力端子132における論理Ｈ信号を 出力させる。 図４は、プルアップ回路100(図１)と同様にパワーバイパスモードを有する本 発明の他の実施例に係るプルアップ回路400の概略図を示す。プルアップ回路400 は、Ｎ−チャンネルFET T2がＮ−チャンネルFET T4を介して接地電位源に接続さ れるソースを有すること、ゲート214がＰ−チャンネルFET T3を介してVdd電源に 接続されていること、内部ノードＮ１がＮ−チャンネルFET T5を介して接地電位 源に接続されていること、そしてPWR＿BYPASSを受信するために接続されたイン バータ410の付加がFET T3およびT4のゲートに反転されたPWR＿BYPASS信号を供給 することを除いてプルアップ回路200(図２)と本質的に同一である。 本実施例において、Ｎ−ツリー110はＮ−チャンネルFET420および430を具備し ている。もちろん、Ｎ−ツリーの他の実施例も可能である。Ｎ−チャンネルFET4 20は、内部ノードＮ１に接続されたドレン、Ｎ−チャンネルFET430のドレンに接 続されたソースおよびＳ信号を受信するために接続されたゲートを有している。 Ｎ−チャンネルFET430は、接地電位源に接続されたソースおよびＱ信号を受信す るために接続されたゲートを有している。信号ＳとＱの両方がアサートされた（ 即ち、論理Ｈレベルである）とき、Ｎ−チャンネル FET420および430は共にターンオンし、内部ノードＮ１の電圧をプルダウンする 。しかしながら、信号ＳおよびＱの１つまたは両方がデアサートされた（即ち、 論理Ｌレベルである）とき、Ｎ−ツリー110はもはや内部ノードＮ１の電圧をプ ルダウンしない。 通常の動作の間、PWR＿BYPASS信号はデアサート（即ち、論理Ｌに保持）され 、インバータ410を介してＮ−チャンネルFET T4をターンオンし、Ｎ−チャンネ ルFET T5およびＰ−チャンネルFET T3をターンオフする。Ｎ−チャンネルFET T4 がオンであるので、Ｎ−チャンネルFET T2はプルアップ回路200(図２)とまった く同様に接地電位源に接続される。さらに、Ｐ−チャンネルFET T3およびＮ−チ ャンネルFET T5はオフであるので、これらのFETは本質的にプルアップ回路400に いかなる効果も与えない。従ってPWR＿BYPASS信号がデアサートされているとき 、プルアップ回路400は本質的にプルアップ回路200(図２)と同様に動作する。 パワーバイパスモードとするためにPWR＿BYPASS信号がアサート（論理Ｈレベ ルに設定）される。アサートされたPWR＿BYPASS信号はインバータ410によって反 転され、Ｐ−チャンネルFET T3を導通させ、ゲート214の電圧をプルアップさせ 、プルアップFET212をターンオフさせる。さらに、反転されたアサートPWR＿BYP ASS信号は、Ｎ−チャンネルFET T4をターンオフし、Ｐ−チャンネルFET T3およ びＮ−チャンネルFET T2を介してVdd電源から接地電位源への直流電流経路を開 回路とする。しかしながら、アサートされたPWR BYPASS信号は、Ｎ−チャンネル FET T5をターンオンし、内部ノードＮ１を論理Ｌレベルに放電する。その結果、 インバータ130は出力端子132に論理Ｈ信号を出力し、パワーバイパスモードにあ るときのプルアップ回路400に対する確定的なＨ出力状態を提供する。出力端子1 32上の論理Ｈ信号はライン220を介してＰ−チャンネルFE T T1のゲートにおいても受信され、Ｐ−チャンネルFET T1をターンオフし、Vdd 電圧源と接地電位源との間の直流電流回路中にもう１つの開回路を提供する。 先行部は本発明の原理および望ましい実施例を記述した。しかしながら、本発 明は記述された望ましい実施例に限定されると解釈されるべきではない。例えば 、Ｎ−ツリーの異なる実行例が使用されてもよい。さらに、記述された実施例は 3.3Ｖ回路中で使用されているが、他の実施例は、５Ｖ回路中での使用に対して 適応されてもよい。さらに、他の実施例は、PWR＿BYPASS信号を反転するために 使用されるインバータを省略してもよく、FET T3に対してＮ−チャンネルFETを 、FET T4に対してＰ−チャンネルFETを使用してもよい。さらにまた、実施例はJ FET，BiCMOSまたはバイポーラ技術のような異なるトランジスタ技術における実 行例に対して適用されてもよい。このように、上述の実施例は、限定的よりも実 例とみなされるべきである。以下の請求項によって定義される本発明の範囲を逸 脱することなく、この分野における当業者によってこれら実施例に対する変更が なされ得る。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 モントイエ，ロバート ケー. アメリカ合衆国，カリフォルニア 95030, ロス ガトス，ローマ プリエタ アベニ ュ 23200

Claims (1)

1. 【特許請求の範囲】 １．プルアップ回路の立上り時間および立下り時間を減少する方法であって、 プルアップ構造が導通し得る電流量を、前記プルアップ回路中の内部ノードが 放電される前に、前記プルアップ構造中の１つのトランジスタのゲートに前記内 部ノードの電圧を接続するステップを含んで第１の電流値に制限し、 前記プルアップ構造が導通し得る電流量を、前記内部ノードが放電された後に 、前記ゲートから前記内部ノードの前記電圧を切り離すステップを含んで、前記 第１の電流値より大きい第２の電流値に制限する方法。 ２．前記電流量を制限する前記ステップが、前記内部ノードの前記電圧を前記 プルアップ回路に供給される供給電圧より低い第１の電圧に制限するステップを 含む請求項１に記載の方法。 ３．前記第１の電圧が前記トランジスタのしきい値電圧分低い前記供給電圧に 等しい請求項２に記載の方法。 ４．前記トランジスタがＰ−チャンネルトランジスタであり、前記接続するス テップが前記内部ノードの電圧を前記ゲートに供給し、前記Ｐ−チャンネルトラ ンジスタが導通し得る電流量を低減する請求項１に記載の方法。 ５．前記電流量を増加するステップが、さらに第２の電圧の供給源を前記ゲー トに接続するステップを含む請求項１に記載の方法。 ６．前記第２の電圧が接地電位である請求項５に記載の方法。 ７．前記トランジスタがＰ−チャンネルトランジスタであり、前記第２の電圧 の供給源に接続するステップが、前記Ｐ−チャンネルトランジスタが導通し得る 電流量を増大する請求項６に記載の方法 。 ８．回路の立上り時間および立下り時間を減少する構造であって、 プルアップ構造と、 前記構造中の内部ノードが放電される前に、前記プルアップ構造が導通し得る 電流を第１の電流値に制限する手段と、 前記内部ノードが放電された後に前記プルアップ構造が導通し得る電流を、前 記第１の電流値より大きい第２の電流値に増加する手段と、 を具備する構造。 ９．前記電流を制限する手段が、前記内部ノードの電圧を前記回路に供給され る供給電圧より低い第１の電圧に制限する手段を含む請求項８に記載の構造。 10．前記第１の電圧が、本質的に前記供給電圧からトランジスタのしきい値電 圧を減算した値に等しい請求項９に記載の構造。 11．前記電流を制限する手段が、前記内部ノードを前記プルアップ構造に接続 する手段を含む請求項８に記載の構造。 12．前記接続する手段が、前記内部ノードをＰ−チャンネルトランジスタのゲ ートに接続する手段を含み、それにより前記内部ノードの電圧が前記ゲートに供 給され、前記Ｐ−チャンネルトランジスタが導通し得る電流量を低減する請求項 11に記載の構造。 13．前記電流を増大する手段が、第２の電圧の供給源を前記プルアップ構造に 接続する手段を含む請求項８に記載の構造。 14．前記第２の電圧が接地電位である請求項13に記載の構造。 15．前記第２の電圧源を接続する手段が、接地電圧をＰ−チャンネルトランジ スタのゲートに印加する手段を含み、前記Ｐ−チャンネルトランジスタが導通し 得る電流を増大する請求項14に記載の構 造。 16．内部ノードと、 前記内部ノードに接続される入力端子を有するインバータと、 第１の電圧の供給源に接続される第１の電流取扱い端子および前記内部ノード に接続される第２の電流取扱い端子を有する第１のトランジスタならびに前記イ ンバータの出力端子に接続されるゲート、前記第１のトランジスタのゲートに接 続される第１の電流取扱い端子および前記内部ノードに接続される第２の電流取 扱い端子を有する第２のトランジスタを含むプルアップ構造と、を具備するプル アップ回路。 17．前記プルアップ構造がさらに、 前記インバータの前記出力端子に接続されるゲート、前記第１のトランジスタ の前記ゲートに接続される第１の電流取扱い端子および第２の電圧の供給源に接 続される第２の電流取扱い端子を有する第３のトランジスタをさらに含む請求項 16に記載のプルアップ回路。 18．前記プルアップ構造が、前記第１のトランジスタの前記ゲートと前記内部 ノードとの間の第１の電流経路および前記第１のトランジスタの前記ゲートと第 ２の電圧供給源との間の第２の電流経路を交互に形成可能な請求項16に記載のプ ルアップ回路。 19．前記内部ノードの電圧が前記インバータのしきい値電圧より高であるとき に、前記第１のトランジスタが導通する電流量が第１の電流値を有し、一方前記 内部ノードの前記電圧が前記しきい値電圧より低であるときに、前記第１のトラ ンジスタが導通する電流量が前記第１の電流値より大である第２の電流値を有す る請求項16に記載のプルアップ回路。 20．前記内部ノードが前記第１の電圧の供給源の電圧より低であ る特定の電圧に到達したときに前記第１のトランジスタがターンオンし、前記内 部ノードを前記特定の電圧に制限する請求項16に記載のプルアップ回路。 21．前記特定の電圧が、前記第１のトランジスタのしきい値電圧分低い前記第 １の電圧の供給源の前記電圧に等しい請求項20に記載のプルアップ回路。 22．前記第１のトランジスタがＰ−チャンネルトランジスタであり、前記内部 ノードの電圧が前記Ｐ−チャンネルトランジスタのゲートに印加され、前記内部 ノードの前記電圧が前記インバータのしきい値電圧より高であるとき前記Ｐ−チ ャンネルトランジスタが導通する電流量を減少する請求項16に記載のプルアップ 回路。 23．前記第２の電圧の供給源が接地電位を供給し、前記第１のトランジスタが Ｐ−チャンネルトランジスタであり、前記内部ノードの電圧が前記インバータの しきい値電圧より低であるとき前記接地電位が前記Ｐ−チャンネルトランジスタ が導通する電流量を低減する請求項17に記載のプルアップ回路。